HLS 101 - 모든 RTL 하드웨어 디자인 팀이 알아야 하는 것

Mentor, a Siemens Business / 이준석 차장

웨비나정보 웨비나Q&A

서*길2020-07-02 오전 11:13:22
감사합니다.
Mentor12020.07.02
참석해주셔서 감사합니다. 유익한 시간 되셨기를 바랍니다.
이*승2020-07-02 오전 11:13:03
하드웨어 연동하여 Debugging이 가능한지요?
Mentor32020.07.02
문의하신 부분은 RTL 생성 후 과정에 대한 부분으로 오늘 소개하는 HLS에서 다루고 있는 부분이 아닙니다. 생성된 RTL을 시뮬레이터로만 시뮬레이션을 하실지, 에뮬레이터와 같은 외부 장비를 통해 시뮬레이션 하실지에 따라 디버깅 방법이 달라집니다.
이*승2020-07-02 오전 11:11:48
HLS 설계 시 추가되는 library는 주기적으로 업데이트 되는지요? 업데이트 방법은 실행 시 온라인 적용인지 아니면 다운로드 후 적용인지 궁금합니다.
Mentor32020.07.02
라이브러리 업데이트는 통상 정규 툴 업데이트에 포함됩니다.
차*용2020-07-02 오전 11:10:54
질문이 되는지 모르겠지만 전체설계후 소자들간의 딜레이는 어떻게 계산 조정할 수 있는건가요
mentor22020.07.02
C수준에서 설계 후 HLS를 통해 나온 결과물인 RTL의 각 component의 delay는 설계자가 입력으로 준 timing constraint를 보고 툴이 결정합니다.
최*휴2020-07-02 오전 11:08:14
감사합니다.
e4ds2020.07.02
현재 재방송이 진행되고 있습니다! 감사합니다.
최*휴2020-07-02 오전 11:07:49
기대합니다.
e4ds2020.07.02
현재 재방송이 진행되고 있습니다! 감사합니다.
이*진2020-07-02 오전 11:07:43
HLS 적용이 쉽지않아서 그런지 일반적인 hw 설계부서에서는 많이 안쓰고 있네요. 알고리즘 구현하는 파트에서 사용하고 있다고 듣기는 했는데 막 활성화되고 그런 건 아닌듯 합니다.
mentor22020.07.02
기존에 Verilog 로 설계하시던 분들의 경우 HLS로 적용 하시는 데에는 시간이 필요합니다. HLS는 단순 RTL의 생성이 아닌 설계 방법론이기 때문에 기존 설계 방법론에서의 전환이 필요하며 이에 따른 learning curve가 있습니다. 어떻게 활용하느냐에 따라서 유익할 수 도 있고 그렇지 않을 수 있습니다.
이*근2020-07-02 오전 11:06:22
관련자료를 볼수 있는 사이트가 있으면 공지해주시죠
Mentor12020.07.02
안녕하세요. 오늘 발표자료는 제공되지 않습니다. 보다 많은 기술 문서를 https://www.mentor.com/promotions/korean#hls 에서 보실 수 있습니다.
신*욱2020-07-02 오전 11:05:16
Embedded Development Kit (EDK) 로 제공되는 예제 디자인을 직접 타켓팅해서 시험해볼 수 있는 하드웨어가 있는지 궁금합니다.
mentor22020.07.02
예제 디자인의 경우도 HLS로 synthesizable한 형태의 코드여야 가능합니다. HLS로 생성한 결과는 Verilog RTL로 출력되며 이를 활용하실 수 있습니다. 직접 타게팅 하여 시험할 수 있는 하드웨어는 제공되지 않습니다.
이*훈2020-07-02 오전 11:03:28
수고하셨습니다.
e4ds2020.07.02
감사합니다! 다음 웨비나도 기대해주세요~