Intel FPGA Verilog 프로그래밍

Intel FPGA Verilog 프로그래밍

본교육은 Verilog와 FPGA 내부구조에 대해 설명합니다. Verilog를 통해서 어떻게 동작되는지 이론을 설명하고, 실습을 통해 어떻게 작동하는지에 대해 알아봅니다.

교육목표
본 과정을 이수함으로써 FPGA 구조를 이해하고 Verilog 언어 및 관련 툴에 대한 이용 방법과 어떻게 동작하는지에 대해 이해할 수 있습니다.

교육 내용
1. Verilog Overview
2. FPGA structure
3. Verilog Modeling
4. 실습1
5. Behavioral Modeling
6. Procedural Assignment Types
7. 실습2
8. Behavioral Modeling - Tasks & Functions
9. Behavioral Modeling - RTL Processes
10. 실습3
11. Structural Modeling
12. Compiler Directives & System Tasks
13. 실습4

교육대상
FPGA를 사용하기위해 verilog를 배우고자 하는 학생 또는 직장인.

마감안내

이번 "Intel FPGA Verilog 프로그래밍" 교육 등록이 마감되었습니다. 많은 관심이 감사드립니다. 신청해주신 분들에게는 필요사항과 교육원 위치에 대한 이메일 및 문자가 개별 발송되오니 참고하시기 바랍니다. 감사합니다.

신청이 마감 되었습니다

Intel FPGA Verilog 프로그래밍
일정	2020-01-12 ~ 2020-01-16 9:00~18:00
장소	E4DS 전기 전자 평생 교육원 (구로동 분원)
주최	E4DS 전기 전자 평생 교육원
후원	E4DS 뉴스
접수인원	15명 선착순 결재 접수 마감
참가비용	E4DS회원 : 600,000원 비회원 : 600,000원
안 내	본 교육은 E4DS 전기전자 평생교육원에서 진행하는 정규 하드웨어 교육과정입니다. - 효율적인 교육운영상 15명만 지원가능하며, 점심식사가 제공됩니다. - 교육비는 교육일 1주일 전까지만 환불이 가능하며, 이후에는 환불이 안되는점 참고하여 주시기 바랍니다. - 장소 여건상 주차가 지원되지 않으니 대중교통을 이용하여주시기 바랍니다. - 주차시 현금 10,000원 요금이 발생되니 참고하여 주시기 바랍니다. 무통장입금 정보 : 420-084279-01-010 / 기업은행 / 채널5코리아
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시간	주제	발표자
2020년 1월 15일 수요일
09:00~09:30	등록 및 소개
09:30~10:30	1. Verilog Overview - Verilog History - Verilog HDL Terminology	양준식 수석연구원
10:30~11:00	2. FPGA structure - FPGA 내부 구조를 설명 하고 verilog를 통해서 어떻게 동작되는지 설명	양준식 수석연구원
11:00~12:30	3. Verilog Modeling - Port Declarations - Data Type Declarations - Continuous Assignment	양준식 수석연구원
12:30~13:30	점심시간 및 휴식
13:30~14:30	4. 실습-1	양준식 수석연구원
14:30~16:30	5. Behavioral Modeling - Procedural Blocks - initial Block - always Block	양준식 수석연구원
16:30~17:30	6. Procedural Assignment Types - Blocking - Nonblocking	양준식 수석연구원
17:30~18:30	7. 실습-2 - IntelFPGA Quartus: Verilog 합성 및 실습 - FPGA에 내부 구조 - 쿼터스 디바이스 변경 방법 - 쿼터스 컴파일 방법 - 쿼터스 리소스 확인하는 방법 - Modelsim : Veirlog로 시뮬레이션하여 기능은 검증 - 스크립트 실행 방법 - 파형(wave)보는 방법 - Zoom In/Out/Full - Radix (기수 변경방법)	양준식 수석연구원
2020년 1월 16일 목요일
09:30~11:00	8. Behavioral Modeling - Tasks & Functions - Verilog Functions and Tasks - Create Task for State Machine Output	양준식 수석연구원
11:00~12:30	9. Behavioral Modeling - RTL Processes - Combinatorial Process - Clocked Process	양준식 수석연구원
12:30~13:30	점심식사 및 휴식
13:30~14:30	10. 실습-3	양준식 수석연구원
14:30~16:30	11. Structural Modeling - Gate-Level Modeling - Instantiation of Gate Primitives - Connecting Gate Primitive Ports - Connecting Module Instantiation Ports	양준식 수석연구원
16:30~17:30	12. Compiler Directives & System Tasks - Compiler directives - System tasks & functions	양준식 수석연구원
17:30~18:30	13. 실습-4 - Modelsim : Veirlog로 시뮬레이션하여 기능은 검증 - Mux, shifter, register, adder, control, counter 등을 설계 및 시뮬레이션 검증	양준식 수석연구원

마감안내

신청이 마감 되었습니다

위치 안내

E4DS 전기 전자 평생 교육원 (구로동 분원)

구로동 212-1번지 에이스트윈타워 1차 903호
- 지하철 이용시 2호선 구로디지털단지역 3번출구 , 7호선 남구로역 1번출구에서 도보로 5분거리

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