자일링스 코리아(지사장 안흥식) 2012년 7월 27일– 자일링스는 차세대 디자인 환경의 첫 무료 배포판을 완성했다고 발표했다. 비비도™ 디자인 수트 2012.2는 현재 보증 기간이 유효한 ISE® 디자인 수트 고객이라면 누구나 추가 비용 없이 이용 가능하다. 이번 출시는 1차 출시이며, 총 2단계에 걸쳐 출시된다. 1 차는 C와 RTL에서의 구현 시기를 앞당기는 데 초점을 맞췄으며, 향후 2 차 출시는 시스템 레벨의 기능 통합 시기를 앞당기는데 중점을 뒀다. 비바도 디자인 수트 2012.2는 완전히 새로운 세대의 시스템-IC 툴을 갖춘 고도로 통합된 IDE(Integrated Design Environment)를 제공하며, 여기에는 HLS(High-Level Synthesis), 업계 최고의 시스템 베리로그(SystemVerilog) 지원이 가능한 RTL 통합, 혁신적인 분석적 배치 및 배선 (place and route), 고급 SDC 기반 타이밍 엔진 등이 포함되어 있어 개발자는 디자인 구현에서 4배 이상 빨라진 속도로 생산성을 높일 수 있다.

RTL 구현을 앞당기는 비바도 디자인 수트
오늘날의 디자인 규모와 난이도로 인해 개발자는 자동 디자인 마감을 이루기 어려운 다차원적 디자인 문제들을 겪고 있다. 이 비바도 디자인 수트 2012.2의 배치 및 배선 (place and route)기술은 분석 기법을 통해 정체와 전체 와이어 길이, 타이밍 같은 다수의 동시 디자인 매트릭스를 최적화함으로써 구현 주기를 가속시킨다. 복합 디자인을 위해 15%의 성능 개선이 이뤄졌다. 15%의 성능 개선은 ISE 디자인 수트 속도 등급보다 한 등급 더 높다. 또한 이와 같은 성능 개선으로 중간 등급 제품군에서 자일링스가 경쟁 디바이스들보다 3 등급 더 앞섬으로써 자일링스의 고성능에 대한 리더십을 강화할 수 있었으며, 해당 제품 포트폴리오의 하이엔드 제품군에서는 보다 우수한 성능 대비 전력 제공하고, 로우엔드 제품군에서는 성능을 개선한다.

EVE의 CEO겸 대표이사이자 창립자인 룩 버건(Luc Burgun)은, “비바도 디자인 수트 얼리 액세스 프로그램(Early Access Program)으로 자일링스가 ASIC 클래스의 툴을 FPGA 산업에 도입하게 된 것을 기쁘게 생각한다”라며, “이 비바도 디자인 수트는 고급 배치 및 배선 (place and route) 알고리즘과 정교한 디자인 분석 환경으로 자사의 생산성을 크게 높여줬으며, 출시 시기에서도 우위를 점할 수 있게 하였다.”라고 덧붙였다.

C 구현을 가속화시키는 비바도 디자인 수트
올 프로그래머블(All Programmeable) 7 시리즈 FPGA와 Zynq™-7000 EPP SoC 디바이스를 위한 비바도 HLS(High-Level Synthesis)를 출시와 함께 자일링스는 비바도 디자인 수트 전면 출시를 통해 ESL (Electronic System Level) 디자인의 리더십을 이어가고 있다. 현재 보증 기간 중에 있는 ISE 디자인 수트 DSP 에디션 및 시스템 에디션 고객들은 비바도 HLS를 추가 비용 없이 이용할 수 있다. 설계자는C, C++, 시스템 C 코드를 RTL에 합성시켜 복잡한 알고리즘을 위한 구현 아키텍처를 신속하게 검진할 수 있다. 또한 비바도 HLS 는 고속 시뮬레이션 모델을 만들어 비디오, 이미징, 레이더, 베이스밴드 무선 같은 애플리케이션의 신속한 개발을 가능하게 함으로써 시스템 제너레이터(System Generator) 툴과 통합되고 있다. 비바도 HLS는 알고리즘 구현을 가속화 할 뿐만 아니라 최대 10,000 배까지 검증 시간을 줄여주고, RTL 마이크로 아키텍처 검진을 가능케 함으로써 시스템을 성능을 개선하고 있다.

ZTE 차이나의 중앙연구개발데이터센터 CTO, 헹퀴 리우 (Hengqi Liu)는 “FPGA 설계에서 주요 알고리즘과 아키텍처를 검증할 시스템 레벨의 모델을 신속하게 구축하는데 항상 C를 이용하고 있지만, C를 하드웨어 기술 언어로 신속하고 효율적으로 변환하는 방법상의 문제에 항상 봉착하곤 한다.”라고 말하며, “자일링스의 비바도 HLS(High-Level Synthesis)로 이 문제가 잘 해결되었으며, 최근에 C 를 이용해 핵심 알고리즘을 구현한 후 이 툴을 이용해 성공적으로 C 코드를 배리로그(Verilog)에 맵핑할 수 있었다.  자일링스 디바이스에서 그 기능과 성능을 둘 다 확인한 바, 비바도 HLS가 FPGA 설계 흐름에 매우 유용하다는 것이 밝혀졌다.”라고 덧붙였다.

통합과 자일링스 얼라이언스 프로그램
설계자의 생산성을 한층 더 높이기 위해 자일링스는 주요 자일링스 얼라이언스 프로그램의 회원사들과 협력하며  IP 코어를 검증하고 디자인 툴로 ISE 디자인 수트 및 비바도 디자인 수트의 툴을 확대하고 있다. 이러한 협력은 비바도 디자인 수트 출시 2단계의 핵심이며, 여기에는 인터랙티브 디자인 검증 환경 비바도 IP 인티그레이터(Integrator)와, 자일링스, 서드파티 IP 공급자, 최종사용자가 모든 제약과 테스트 벤치, 자료와 더불어 코어, 모듈, 완성된 디자인을 하나의 패키지에 넣을 수 있도록 해주는 비바도 IP 패키저(Packager)가 들어 있다.

공급 시기
보증에 따라 ISE 디자인 수트 로직 에디션 및 임베디드 에디션의 고객들은 새로운 비바도 디자인 수트 에디션을, ISE 디자인 수트 DSP 및 시스템 에디션의 고객들은 새로운 비바도 디자인 수트 시스템 에디션을 추가 비용 없이 받게 될 예정이다.

시스템 통합을 가속시킬 새로운 기능들과 방법론은 비바도 디자인 수트 출시 2 단계의 일환으로 내년 초에 나올 예정이다. ISE 디자인 수트 및 비바도 디자인 수트의 최신 버전은 Xilinx.com에서 다운로드 받을 수 있으며, 고객은 비바도 디자인 수트 교육 강좌를 신청할 수 있다.