홍콩, 2014년 1월 28일 – Altera(Nasdaq: ALTR)는 자사의 검증 및 보드 레벨 설계 툴 모음으로 JNEye 링크 분석 툴을 추가한다고 밝혔다. JNEye를 이용하면 설계 디자이너가 Altera FPGA 및 SoC의 고속 직렬 링크 성능을 빠르고 편리하게 평가할 수 있다. 이 툴은 통계적 링크 시뮬레이터의 속도와 시간 도메인 파형 기반 시뮬레이터의 정확도를 결합함으로써 새로운 하이브리드 동작 시뮬레이션 패러다임을 제공한다. JNEye 툴은 Altera의 10세대 제품 포트폴리오를 지원하도록 최적화되었으며 Altera의 차세대 FPGA 및 SoC의 트랜시버 링크 성능을 평가할 수 있는 플랫폼을 제공한다.

 Altera의 펠로우 임원인 Mike Peng Li 박사는 “우리 회사는 고객들이 자사 시스템으로 Altera FPGA 및 SoC가 어떻게 동작할 것인지 빠르게 시뮬레이션 및 검증할 수 있도록 하기 위해서 포괄적인 유형의 시스템 레벨 설계 툴을 제공하고 있다. JNEye 링크 분석 툴은 이러한 솔루션으로서 가장 새롭게 추가되는 것이다. JNEye를 이용함으로써 디자이너들이 보드 레벨에서 트랜시버의 성능을 빠르게 파악할 수 있으며 Altera 디바이스가 고객 시스템에서 다른 디바이스들과 어떻게 상호동작할 것인지를 정확하게 이해할 수 있다”고 말했다.

JNEye 툴은 디바이스 특성분석 모델들을 결합해서 프로세스/전압/온도(PVT) 변동성을 정확하게 반영하도록 하는 하이브리드 모델링 기법을 제공한다. 이 툴은 여타의 산업표준 모델들을 이용해서는 달성할 수 없는 사실적인 시뮬레이션 정확도를 제공함으로써 직렬 링크 트랜시버 평가 작업을 간소화한다. JNEye는 IBIS-AMI 디바이스 모델을 이용한 링크 시뮬레이션을 지원하므로 Altera FPGA와 다른 트랜스미터 또는 리시버 사이의 직렬 링크를 평가하는 것이 가능하다. JNEye 링크 분석 툴을 이용함으로써 디자이너가 목표로 하는 비트 오류율에 대해서 전송 및 수신 균등화 계수를 빠르게 최적화할 수 있다. 이 툴은 또한 디버그 및 검증을 지원하기 위한 설계 후 지원 툴로 이용할 수도 있다.

JNEye 툴은 Altera의 Quartus II 소프트웨어 환경 내에서 검증 및 보드 레벨 설계 툴 스위트에 포함되어서 제공된다. 이들 툴은 실제 세계 조건들로 시스템을 분석하고, 데이터를 해석하고, 시스템 성능을 모니터링할 수 있다. JNEye 툴은 현재 28nm Stratix V 및 Arria V FPGA와 20nm Arria 10 FPGA 및 SoC를 지원한다. 이 툴을 이용함으로써 설계 디자이너들이 Arria 10 디바이스를 가지고서 자신의 보드 시스템 디자인을 빠르게 검증할 수 있다.