알테라 코퍼레이션은 오늘 업계에서 가장 넓은 대역폭을 보유한 28-나노미터 Stratix® V FPGA 제품군을 발표했다. 최대 1.6Tbps (초당 1.6 테라비트 – 테라비트는 1조 비트)의 시리얼 스위칭 능력을 제공하는 Stratix V FPGA는 많은 새로운 기술들과 최첨단 28-나노미터 공정기술을 이용해 고대역폭 애플리케이션들에 소요되는 비용과 소비전력을 크게 축소시킨다.

TSMC의 28nm 고성능 프로세스로 생산되는 Stratix V FPGA 제품군은 최대 1백1십만 개의 로직 엘리먼트(LE)와 53메가 비트의 임베디드 메모리, 3,680 개의 18x18 곱셈기, 그리고 최대 동작 속도가 업계 최고인 28Gbps에 이르는 통합형 트랜시버를 제공한다.

이 디바이스들은 또한 각각의 애플리케이션을 목표로 개발된 업계 최고수준의 하드웨어 IP가 탑재되어 있어 비용이나 소비전력이 증가하지 않으면서 시스템 통합성과 성능이 향상된다. 이 제품군은 유/무선 통신, 군사, 방송, 컴퓨터 및 스토리지, 테스트, 그리고 의료 시장의 각기 다른 다양한 애플리케이션들을 위해 4가지 종류로 구성되어 있다.

Stratix V GT FPGA – 100 기가 또는 그 이상의 시스템을 위해 업계에서 유일하게 28Gbps 트랜시버가 통합된 FPGA
Stratix V GX FPGA – 다양한 범위의 애플리케이션을 지원하기 위해 600Mbps에서 12.5Gbps 사이의 트랜시버를 보유
Stratix V GS FPGA – 600Mbps에서 12.5Gbps 사이의 트랜시버를 보유하고 있으며, 고성능 디지털 신호처리(DSP)를 위해 최적화된 FPGA
Stratix V E FPGA – ASIC 프로토타이핑, 에뮬레이션, 고성능 컴퓨팅 애플리케이션 등을 위해 이상적인 고밀도 FPGA

알테라의 빈스 후 (Vince Hu) 제품 및 기업 마케팅 부사장은 “알테라의 하이-엔드 디바이스인 제5세대 Stratix 제품군의 밀도와 I/O 성능이 혁신적으로 높아져 ASIC이나 ASSP와 FPGA간의 경쟁력 격차가 더 벌어졌다.”라고 말하면서 “알테라는 비용 및 전력에 관한 요구사항을 충족시키면서 대역폭을 지속적으로 증가시키는 쉽지 않은 목표를 계속 추구해나갈 것이다. 우리는 Stratix V FPGA가 최고 수준의 성능, 밀도 및 통합성을 제공할 수 있도록 코어에서 I/O에 이르기까지 모든 부분을 세심하게 고려했다.”라고 덧붙였다.

대역폭을 위해 고안된 Stratix V FPGA
Stratix V GX 및 Stratix V GS FPGA들은 최고 동작속도가 12.5Gbps에 달하는 66개의 고성능, 저전력 트랜시버들을 보유하고 있다. Stratix V FPGA는 3G, 6G, 10G 프로토콜들을 모두 준수하며, 10G/40G/100G, 인터라켄 (Interlaken), 그리고 PCI Express® (PCIe®) Gen3, Gen2, Gen1 등과 같은 전기적 표준들도 충족시킨다. 이 디바이스들은 또한 10G 백 플레인 (10GBASE-KR) 및 광 모듈들과 바로 상호운용이 가능하다. Stratix V GT FPGA의 28Gbps 트랜시버들은 CEI-28G 규격을 만족시키도록 디자인 되었으며, 각 채널 당 불과 200mW (밀리와트)의 전력을 소비하기 때문에 대역폭 대비 소비전력을 획기적으로 감소시킨다.

트랜시버 대역폭 외에도 Stratix V FPGA는 1,6Gbps 속도의 72-비트 DDR3 메모리 7개를 수용하는 인터페이스와 유비쿼터스 I/O에서 1.6Gbps 속도로 작동할 수 있는 LVDS 채널들도 가지고 있다.
알테라는 Stratix V FPGA의 코어 아키텍처에 몇 가지를 개선해 로직의 효율성을 높였는데, 아래의 항목들이 포함된다.

새로운 적응형 로직 모듈 (ALM: Adaptive Logic Module) – 용량이 가장 큰 디바이스의 경우 최대 80만 개의 레지스터가 추가되어 로직 효율성을 최대화한다. ALM 아키텍처는 파이프라인과 레지스터가 많이 필요한 디자인에 이상적이다.

M20K 블록들을 보유한 강화된 임베디드 메모리 구조 – 더 높아진 면적 효율성과 성능을 제공
업계 최초로 부동소수점 연산의 정밀도가 변화되는 DSP 블록 – 여러 정밀도의 DSP 데이터 경로에 걸쳐 최고의 성능과 효율성을 제공
사용자 친화적인 부분적 재구성(partial re-configuration) – 디자이너들이 FPGA의 다른 부분은 계속 구동시키면서 일부분을 재구성할 수 있음.

Stratix V FPGA의 아키텍처에 관한 추가 정보는 www.altera.com/strarix5에서 볼 수 있다.

Stratix V FPGA는 다른 어떤 FPGA보다도 하드웨어 IP가 많이 통합되어 있기 때문에 소비전력이나 비용은 늘어나지 않으면서 디바이스의 역량이 증가된다. 이렇게 하드웨어 IP로 통합된 기능들에는 PCIe Gen3, Gen2, Gen1, 40G100G 이더넷, CPRI/OBSAI, 인터라켄 (Interlaken), Serial RapidIO® (SRIO) 2.0, 그리고 10 기가비트 이더넷인 10GBASE-R 등이 포함된다.