미국 오리건주힐스버러– 2011년 11월 28일–래티스 반도체(NASDAQ: LSCC)가 비용 및 전력 민감 무선, 유선, 비디오, 컴퓨팅 시장을 위한 저비용 와이어-본드 패키지의 6Gbps SERDES, 강력한 DSP 블록 및 IP-기반 통신 엔진 등을 제공하는 자사의 차세대 LatticeECP4™ FPGA제품군을 발표함으로써 저비용 저전력 미드-레인지 FPGA 시장을 오늘 재정의했다.LatticeECP4 FPGA제품군은 상을 수상한 바 있는 LatticeECP3™제품군에 기반하고 있기 때문에 프리미엄 기능들을 주요 고객들에게 제공하면서 업계 선도적인 저전력 저비용 특성을 유지할 수 있다.LatticeECP4 디바이스는 무선 원격 라디오 헤드(RRH, Remote Radio Heads), 분산 안테나 시스템, 이동통신기지국, 이더넷집합부(Ethernet Aggregation), 스위칭, 라우팅, 산업용 네트워킹, 비디오 신호 처리, 비디오 전송, 데이터 센터 컴퓨팅 등과 같은 다양한 애플리케이션을 위한 주요 플랫폼을 개발하는 데 이상적이다.

고품질 SERDES 및 하드 통신 엔진
LatticeECP4 FPGA는 임베디드 PCS(Physical Coding Sub-layer) 블록과 함께 최대 16개의 CEI-호환 6Gbps SERDES 채널을 포함하고 있으며, 저비용 와이어-본드와 고성능 플립-칩 패키지 모두 제공 가능하기 때문에 고객들은 LatticeECP4 FPGA를 칩-투-칩 또는 장거리 백플레인 애플리케이션 모두에 채용할 수 있다. 다목적 설정 가능 SERDES/PCS는 하드 통신 엔진과 완벽하게 통합될 수 있기 때문에 경제적으로 완벽한 고대역폭 서브-시스템을 구축할 수 있다. 통신 엔진은 유사한 FPGA 패브릭 구현 방법 대비 최대 10배의 전력 및 비용 절감 효과를 제공한다. LatticeECP4 통신 엔진 포트폴리오는 솔루션들을 PCI Express 2.1, 복수의 10기가비트 이더넷MAC, 3배속 Ethernet MAC 등은 물론 Serial Rapid I/O (SRIO) 2.1을 포함하고 있다.SERDES/PCS와 통신 엔진의통합은 복잡한 시리얼 프로토콜-기반 설계를 완성하는 데 이상적이며, 비용, 전력, 풋프린트를 줄이면서 타임-투-마켓을 단축할 수 있도록 지원한다.

곱셈기 수를 줄여주는 혁신적인 DSP 처리 성능
LatticeECP4제품군은18x18 곱셈기, 와이드 ALU, 덧셈기-트리, 캐스케이드 기능을 위한 캐리 체인 등과 함께 강력한 DSP(digital signal processing) 블록을 제공한다.독창적인 부스터로직은 각각의 LatticeECP4 DSP 블록이 4개의 LatticeECP3 DSP 블록과 동일하다는 것을 의미하며, 이전 세대인 LatticeECP3 디바이스 대비 최대 4배의 신호 처리 성능을 지원할 수 있다. 유연한 18x18곱셈기는9x9로 분리 또는 36x36로 통합 가능하기 때문에 고객들의 애플리케이션 요구사항과 완벽하게 일치될 수 있다.무엇보다 최대 576개의 곱셈기를함께 캐스케이딩할 수 있기 때문에 무선 RRH, MIMO-기반 RF 안테나 솔루션, 비디오 처리 애플리케이션 등을 위한 복잡한 필터들을 구축할 수 있다.

 성능 및 용량 증대
LatticeECP4 FPGA는 이전 세대의 디바이스들보다 최대 50% 빠른 성능을 제공하며, 1066Mbps DDR3 메모리 인터페이스와 시리얼 기가비트이더넷 인터페이스로도 이용 가능한 1.25Gbps LVDS I/O를 제공한다. 신형 LatticeECP4제품군은 또한 66% 많은 로직 자원과 42% 많은 임베디드 메모리를 제공하기 때문에 설계 엔지니어들이 완벽한 시스템-온-칩을 FPGA로 구축할 수 있도록 지원한다.

 래티스의 전사 부사장이자 비즈니스 그룹의 사업본부장인 션라일리(Sean Riley)는“차세대 LatticeECP4 FPGA제품군은 우리의 고객들에게 최첨단이지만 비용에 민감한 무선, 유선, 비디오, 컴퓨팅 등의 애플리케이션에서 반드시 필요한 프리미엄 기능, 고성능, 저비용, 저전력 등에 대한 전례가 없는 조합을 제공한다.래티스는 고객들을 위한 경제적인 디바이스를 통해 첨단 혁신 기술을 제공하는 데 있어서 개척자이다. 우리의 래티스 다이아몬드(Lattice Diamond®) 설계 소프트웨어에 이제 포함된 LatticeECP4 디바이스를 통해 고객들은 자신들의 시장을 확장하기 위해서 보드-기반 저전력 플랫폼을 지금 즉시 구축할 수 있다.”고 말했다.

 LatticeECP4 FPGA에 대한 설계 지원
래티스는설계 활동의 신속한 착수와 신속한 타임-투-마켓을 위해 IP(intellectual property) 코어, 개발 보드, 설계 소프트웨어를 제공하고 있다.IP 코어에는 CPRI, OBSAI, 시리얼RapidIO, XAUI, SGMII/기가비트이더넷, PCI Express, 시리얼 연결을 위한 SMPTE, FIR 필터, FFT, 리드-솔로몬(Reed-Solomon) 인코더/디코더, CORDIC, CIC, DSP 기능을 위한 NCO 등은 물론 메모리 인터페이스와 연결을 위한 그 외 다양한 IP들이 포함되어 있다.

개발 시간을 단축할 수 있는 래티스 다이아몬드 설계 환경
고객들은 래티스 다이아몬드 1.4 베타 설계 소프트웨어를 사용하여 LatticeECP4 FPGA로 지금 설계를 시작할 수 있다. 래티스 다이아몬드 설계 소프트웨어는 래티스 FPGA 제품을 위한 새로운 플래그십 설계 환경이며, 강력한 툴, 효율적인 설계 플로, 사용자 인터페이스 등을 위한 완벽한 세트를 제공하여 설계자들이 보다 신속하게 저전력 비용 민감 FPGA 애플리케이션을 개발할 수 있도록 지원한다. 뿐만 아니라, 래티스 다이아몬드 소프트웨어는 저비용 저전력 애플리케이션을 위해 특별히 개발된 업계 선도적인 기능들을 지속적으로 제공하고 있다.이러한 것으로는 매우 정확한 전력 계산기, 핀-기반 동시 스위칭 출력 잡음 계산기, 검증된 MAP 및 PAR FPGA 구현 알고리즘 등이 있으며, 저비용 및 저전력 설계 솔루션을 보장할 수 있도록 지원한다. 

LatticeECP4 FPGA 제품군에 대해서
LatticeECP4 FPGA제품군은저비용 와이어-본드 패키지의 표준-호환 멀티-프로토콜 6G SERDES, 최대 1066Mbps의 속도를 지원하는 DDR1/2/3 메모리 인터페이스, 그리고 고성능 RF, 베이스밴드, 이미지 신호 처리 등에 이상적인 강력하고 캐스캐이딩 가능한 DSP 블록 등을 제공하는 6개의 다바이스로 구성되어 있다.LatticeECP4 FPGA는 1.25Gbps에서 토글링하며, 고속 LVDS I/O뿐만 아니라 최대 10.6Mbits의 임베디드 메모리도 제공한다.로직집적도는30K LUT에서 250K LUT까지 다양하며, 최대 512개의 사용자 I/O를 제공한다. LatticeECP4 FPGA제품군의 고성능 기능은 다음과 같다:

 ·        >500MHz 조건에서 동작하는 최대 36x36 곱셈 및 누산 기능을 지원하는 DSP 블록.FPGA 로직의 성능 병목현상 없이 와이드 ALU 및 덧셈기-트리 기능을 구현하기 위해 DSP 슬라이스들 역시 혁신적인 캐스케이딩 기능을 제공한다.DSP 블록은 부스터로직을 제공하여 이전 세대 DSP 아키텍처 대비 DSP 블록당 4배의 대역폭을 지원할 수 있다.

·        6Gbps SERDES CEI-6G지터 호환성과 각 SERDES쿼드 상에서 복수의 프로토콜을 혼합 및 매칭할 수 있는 성능. 이것은 PCI Express 2.1, CPRI, OBSAI, XAUI, 시리얼l RapidIO 2.0, SGMII/기가비트이더넷, 10기가비트 이더넷 등을 포함하고 있다.SERDES/PCS 블록은 RRH 연결을 지원하는 무선 기지국에서 사용되는 낮은 레이턴시 변동 CPRI 링크 설계를 특별히 지원할 수 있도록 설계되었다.PCI Express 2.1와 SRIO 2.1 블록뿐만 아니라 복수의 10GbE 및 3배속 MAC 블록을 제공하는 하드 메탈 어레이를 사용하는 하드 통신 엔진 블록.이 블록들은 전통적인 FPGA-기반 구현 대비 10배 이상의 공간 및 전력-효율을 지원한다.

·        각 SERDES 채널 상에서 독립적으로 3G, HD 및 SD 비디오 방송 신호를 지원할 수 있는 전례가 없는 성능과 함께 SMPTE 시리얼 디지털 인터페이스 표준에 대한 호환성 제공. 3중 지원은 어떠한 오버샘플링 기법 없이 수행되기 때문에 가능한 최소한의 전력만을 소모한다.

·        CDR(clock data recovery) 블록과 함께 고성능 ADC/DAC에 대한 인터페이스와 SGMII/GbE 링크의 구현을 지원하는 1.25Gbps LVDS I/O.범용 I/O 상에서 CDR 기능을 수행할 수 있기 때문에 설계자들에게 제공되는 시리얼 I/O의 수를 대폭 증대시키며, 심지어 많은 수의 SERDES 채널이 필요한 경우에도 보다 작은 수의 FPGA를 사용할 수 있기 때문에 시리얼 이더넷 인터페이스 로직을 구현하는 비용을 대폭 절가할 수 있다.

 이러한 기능들로 인해 LatticeECP4 FPGA제품군은 컴퓨팅 애플리케이션은 물론 대량생산되는 비용 및 전력 민감 무선 인프라스트럭처, 유선 액세스 장비, 비디오 및 이미징 등에 최적화되었다.

공급시기
주요 고객들이 이미 래티스 다이아몬드 1.4 베타 설계 소프트웨어를 사용하여 LatticeECP4 FPGA에 기반하여 설계를 진행하고 있다. 디바이스 샘플은 2012년 상반기에 제공될 예정이며, 대량생산은 2012년 하반기로 예정되어 있다.