차세대 하이엔드 FPGA, Stratix 10의 혁신적인 Hyperflex 아키텍쳐 집중탐구

2015-12-01 08:30~12:00

ALTERA / 나희석 차장

웨비나정보 웨비나Q&A

장*영2015-12-01 오전 11:09:59
개발 가능한 band width는 어느정도 인가요? Gbps 급까지 가능한가요?
altera22015.12.01
무엇에 대한 Bandwidth 인가요?
서*준2015-12-01 오전 11:08:01
altera에서 c언어로 fpag 설계 할 수 있나요?
altera32015.12.01
HLS를 Altera에서 준비중입니다. 내년 Quartus Prime 16.0에 EAP Software형태로 출시 됩니다.
김*환2015-12-01 오전 11:05:36
Altera 제품도 Xilinx와 마찬가지로 Matlab System Generator와 연동이 되나요??
altera32015.12.01
DSP builder라는 프로그램을 Matlab과 연동하여 구현이 가능합니다.
altera32015.12.01
DSP Builder라는 Tools Matlab 연동 툴입니다.
남*식2015-12-01 오전 11:01:31
Hyper-optimization의 경우 hyper-register를 적용하는 것 외에 기존 optimization 방식과의 차이는 없는 것인가요?
altera22015.12.01
예... 그렇습니다. 일반적인 optimization 방법이고, Stratix 10에서는 이것을 logic cell이 아닌 routing path에서 register를 만들어 낼 수 있는 것입니다.
서*준2015-12-01 오전 11:01:22
fpga에서 로지 리소스는 몇 % 사용하면 가장 적당한가요? 80%이하인가요? 80% 이상이면 더 큰 로직리소스의 fpga를 사용해야 하나요?
altera22015.12.01
설계자의 디자인 스타일이나 사용하는 FPGA resource에 따라서 달라질 수 있는데...일반적으로 70~80% 정도가 적당하다고 봅니다.
한*남2015-12-01 오전 11:00:26
Evaluation Board 소개 부탁드립니다
altera32015.12.01
아직 ES Device가 나오지 않아서, Plan이 공유 된 것이 없습니다. 향후 Altera Site를 통해 update 될 것입니다.
채*기2015-12-01 오전 10:59:31
디자인 된것 실시간 확인 및 디버거 기능이 있나요?
altera32015.12.01
디버거의 기능은 기존과 동일합니다. Signal TapII를 이용 하십시오.,
신*욱2015-12-01 오전 10:58:19
3가지 하이퍼 옵션 추가시 컴파일 시간은 대략 몇 분 정도 걸리나요?
altera22015.12.01
3가지 옵션을 모두 추가해서 동시에 진행하는 것이 아니고, 각 step 별로 순차적으로 진행하면서 설계자의 목표로 하는 Fmax를 맞추어 나가는 것입니다.
이*훈2015-12-01 오전 10:57:24
스트라틱스 10은 참으로 현재적으로는 매우 이상적인 상능과 기능을 작용하니 대단합니다
altera32015.12.01
이론적으로나 현재 Feature로는 매우 혁신적인 부분이 맞습니다. Device가 실제로 나오고, Performance에 대한 검증이 된다면, 이상적인 솔루션임에 틀림없습니다.,
altera32015.12.01
FPGA 집적화와 performance 증가의 요구도에 따라 점점 더 고성능의 FPGA가 출시될 것 같습니다.
조*선2015-12-01 오전 10:55:06
hyper retiming flow는 P&R시 걸리는 시간에 비해 어느 정도 걸리나요?
altera22015.12.01
현재는 S10 virtual device를 타겟으로 하기 때문에 P&R 시간이 얼마나 증가 될지 예측한 자료는 없습니다. 하지만 현재 실험한 결과로는 약 20% 정도 컴파일 시간이 증가 되었습니다.