차세대 하이엔드 FPGA, Stratix 10의 혁신적인 Hyperflex 아키텍쳐 집중탐구

2015-12-01 08:30~12:00

ALTERA / 나희석 차장

웨비나정보 웨비나Q&A

김*열2015-12-01 오전 10:54:12
이렇게 하면 간섭을 없애 노이즈에도 강하겠네요
altera32015.12.01
노이즈와는 관계가 없습니다. Fabric안에서의 노이즈는 실제 존재하지만, 공정과 Device의 route에 따라 변동 되는 부분입니다.
이*훈2015-12-01 오전 10:52:48
성능의 혁신적인 발전은 확인되는군요? 그러면 전의 제품에 비하면 몇 %이상 업된 최상의 기능을 발휘할수 있나요?
altera22015.12.01
이전 제품에 비하면 Device 대 device 로으 비교는 어려울 것 같습니다. Tool의 기능적인 변신이기 때문에 Hyper retiming이 적용된다는 가정하에 2배 이상을 기대할 수 있습니다. Hyper retiming이 적용되지 않는다는 조건하엔 보통 평균적으로 20~50%의 성능개선으로 볼 수 있습니다.
서*준2015-12-01 오전 10:52:37
쿼터스 버전은 어느 버전이상을 사용해야 하나요?
altera32015.12.01
Quartus 15.0에서 사용하실 수 있습니다. 단 관련 license와 patch가 필요합니다.
전*수2015-12-01 오전 10:50:34
기존 설계를 컨버전해서 하이퍼 레지스터로 로직셀 효율 높이는 옵티마이즈 옵션으로 변환등이 가능한지요.. 별도로 개발자가 수동작업이 들어가야 하는지요
altera32015.12.01
기존 설계를 컨버젼하여 적용하는 것은 가능합니다. 수동 작업은 본 세미나의 Hyperflex 알고리즘 적용 하는 작업이 필요합니다. 단 device는 stratix 10을 사용하셔야 합니다.
남*식2015-12-01 오전 10:50:17
Hyper pipeline의 경우 stage가 routing 때문에 증가하게 되는데 다양한 pipeline이 사용되는 경우에는 좀 복잡해 질 수도 있겠네요.
altera32015.12.01
Fmax가 부족한 부분에 대하 pipeline 적용이기 때문에 복잡도가 많이 증가하지는 않습니다.
채*기2015-12-01 오전 10:48:20
레지스터 설정하는 tool 이 있나요.?
altera32015.12.01
Quartus에서 사용할 수 있습니다. Quartus Prime Pro를 통해서 추후 제공될 예정입니다.
남*식2015-12-01 오전 10:47:25
최대 delay를 기준으로 retiming을 하면 몇 개의 register까지 함께 고려해서 retiming을 하는 것인지요? 목표값을 주고 그 기준을 넘기면 retiming을 마무리하는 것인가요?
altera32015.12.01
목표값에 대한 설정은 없습니다. Design안에서 선언되는 clock이 기준이 될 것이며, Timing을 meet하기 위해 Tools이 Device가 가지고 있는 hyper register를 통해 Target을 도달할 것입니다.
신*욱2015-12-01 오전 10:47:21
하이퍼레지스터 옵션 떄문에 Fmax 를 위해 탭딜레이 주던 액션이 불필요해 진건가요?
altera32015.12.01
기존 대비 결과물이 Target을 meet하는 경우가 높을 것으로 예상합니다. 탭딜레이가 hold를 개선하기 위한 작업이셨다면, report 결과에 따라 여전히 필요할 수도 있습니다.
임*오2015-12-01 오전 10:46:50
Hyper-Register를 사용하기 위하여 Quartus 툴에서 별도의 옵션을 사용해야 하나요?
altera32015.12.01
지금 현재 Quartus version에서는 옵션을 위해 patch가 필요하며 update version에서는 Quartus에 포함 됩니다.
남*식2015-12-01 오전 10:46:40
Hyper-Retiming은 결국 최대 delay가 발생하는 곳을 기준으로 적용되는 것인가요?
altera32015.12.01
최대 delay외에도 retiming이 필요한 point가 적용됩니다.