JESD204B 인터페이스를 지원하는 아나로그 디바이스 클럭 솔루션

2016-07-19 08:30~13:00

ADI / 권익승 기술이사

웨비나정보 웨비나Q&A

이*진2016-07-19 오전 11:34:35
3.3V LDO라 하셨는데, 우리가 인가해야할 전압이 3.3 이란 뜻이죠?
ADI12016.07.19
평가보드는 5V를 인가받아 3.3V LDO를 통해 clock chip에 전원을 인가합니다. 실제 clock chip의 인가전원은 3.3V입니다.
이*진2016-07-19 오전 11:34:03
3.3V 를 필요로 하는데, 소모전력은 얼마나, 대략?
ADI12016.07.19
Maximum typical current는 586mA입니다.
무명2016-07-19 오전 11:22:10
JESD204B의 인터페이스에서 멀티 채널 동기화를 위한 확정적 레이턴스(deterministic latency) 기능 추가 설명 부탁합니다.
ADI12016.07.19
Clock chip은 SYSREF 및 CLK출력의 위상을 일치시키는 기능을 제공하여 JESD204B device의 deterministic latency를 돕습니다. 상세내용은 ADI로 연락 주시면 감사하겠습니다.
손*영2016-07-19 오전 11:18:50
sinewave 입력도 지원하는지요?
ADI12016.07.19
네 지원합니다.
한*남2016-07-19 오전 11:17:24
연락처 부탁드립니다
ADI12016.07.19
권익승이사 perry.kwon@analog.com으로 메일 주세요.
무명2016-07-19 오전 11:14:42
른 클럭 출력과 관련된 하나의 클럭 출력이 지닌 주파수와 위상을 다양하게 조정하려면 어떻게 해야 하는지 궁금합니다.
ADI12016.07.19
위상은 digital delay와 analog delay 조절기능을 활용하시면 되구요, 주파수는 높은 VCO주파수를 정수로 분주하는 방법 밖에 없습니다.
박*상2016-07-19 오전 11:14:26
오실레이터 대신 사용 가능한 비동기 클럭 솔루션이 있는지요???
ADI12016.07.19
ADI는 다양한 clock solution이 있습니다. 연락주시면 감사하겠습니다.
무명2016-07-19 오전 11:12:17
SYSREF 신호는 타깃 장치(target device)에서 최적의 도달 시간에 대한 조정을 위한 위상 오프셋 성능을 제공하는지 궁금합니다.
ADI12016.07.19
Digital delay adjust와 analog delay adjust를 복합적으로 사용합니다. Digital delay는 0.5*VCO주기 간격으로 16 step까지 제어 가능하고, analog delay는 20ps단위로 23 step까지 가능합니다.
강*완2016-07-19 오전 11:10:02
제시된 기능/성능 보증되는 최대 클럭주파수는 어느 수준인가요?
ADI12016.07.19
PLL2의 max VCO주파수가 최대 주파수이며, 3200MHz입니다. 주파수 accuracy는 VCO max주파수 까지 보장하며, phase noise는 주파수 출력에 따라 dependency가 있습니다.
한*남2016-07-19 오전 11:07:20
AD9528 / 7044 등 특장점 다시 정리 요청드립니다
ADI12016.07.19
AD9528은 상대적으로 저전력이지만 phase noise는 안좋습니다. HMC7044는 전력소모가 좀 더 많은 편이나 phase noise특성이 상대적으로 더 우수합니다. 상세내용은 ADI로 연락주시면 감사하겠습니다.