인텔 FPGA 200% 효율성 달성, QII를 이용한 Incremental Compilation 기능 정복하기

2017-08-29 08:30~12:05

Intel / 오승현 과장

웨비나정보 웨비나Q&A

오*진2017-08-29 오전 10:44:24
지원하는 설계 프로그램들은 어떤 것들이 있나요?
Intel12017.08.29
Quartus tool에서 사용가능 합니다.
김*식2017-08-29 오전 10:44:03
[질문] 오늘 웨비나에서 설명해 주신 "인텔 FPGA Quartus®II 소프트웨어"의 성능과 전반적인 특장점에 관하여 궁금합니다.
Intel12017.08.29
주요 관점은 갈수록 디바이스도 커지고 컴파일 시간도 늘어나고 있습니다. 하여 좀더 빠른 컴파일 및 디버깅을 위한 방법입니다.
이*진2017-08-29 오전 10:42:37
인크리멘탈 컴파일 기법을 적용할때 고려해야 할 제약사항도 있을 것 같은데, 그 대표적인 예도 같이 알려주시면 좋겠습니다.
Intel12017.08.29
네 세미나 뒷부분에 내용이 있습니다.
무명2017-08-29 오전 10:42:02
컴파일시 파티션 생성 과정에서 개발자들이 효과적인 파티션 방법을 선택하기 위한 실시간 피드백 제공 여부 궁금합니다.
intel32017.08.29
실시간 피드백은 없습니다. 컴파일 리포트를 보고 결과를 판단해야 합니다. 파티션의 region은 어떻게 정하느냐에 따라 결과에 영향을 많이 주는 중요한 부분이므로, 신중하게 결정을 해야 합니다.
허*현2017-08-29 오전 10:41:26
컴파일 속도가 올라갈수록 영향받는 단점이 있나요?
Intel12017.08.29
디자인의 컴파일 시간이 오래걸려 시간을 단축하기 위한 방법으로 단점은 없습니다.
무명2017-08-29 오전 10:41:23
즉 디자인 분할 기능에 대한 상세 설명 부탁합니다.
intel32017.08.29
디자인을 Module 단위로 파티션 설정을 하고, 컴파일 시, 사용할 netlist의 결과를 설정합니다. 예를 들어 Source file, Post Map netlist,Post Fit netlist 등의 결과를 선택할 수 있습니다. 파티션을 나눌 때에도 Logic Region을 정하거나 안정할 수가 있는데, 정하게 되면, FPGA Device안에서 여러명의 개발자가 서로 다른 블럭에 대한 검증을 따로 할수가 있습니다. 이후에 Top design을 하는 엔지니어가 전체블럭을 합치면 됩니다.
이*혁2017-08-29 오전 10:40:59
현재 차량에 탑재되는 컨버터 제품을 개발하는데 MCU를 사용하고 있습니다. FPGA로 대체 가능한가요? 그리고 난이도도 궁금합니다.
Intel12017.08.29
네 가능합니다. FPGA는 교육이 있어 사용하시기 어렵지 않습니다.
김*주2017-08-29 오전 10:40:13
변경안된 블록을 그대로 놓았을 경우, 변경부분에 대한 로직 구현시 영역구현이 복잡해져서 사이즈가 커지는 문제점은 없는지요?(로직 구현시 변경되지 않는 블록도 블록을 새로 설정하는 것이 사이즈가 덜 커질수도 있을 것 같습니다.)
Intel12017.08.29
설정에서 다른 블럭의 로직이 logiclock 영역 내에서 사용하도록 설정 할수 있습니다.
무명2017-08-29 오전 10:37:01
Quartus II 소프트웨어를 이용한 개발자들이 인크리멘탈 컴파일 기법이 제공하는 이점을 최대로 활용하는 디자인 분할 기능 궁금합니다.
intel32017.08.29
질문의 의도를 정확히 파악이 안됩니다. 인크리멘탈 컴파일은 컴파일 시간을 절약하거나, 기존의 netlist 결과를 유지하기 위한 효율적인 방법입니다.
박*운2017-08-29 오전 10:36:29
사이즈 위치 지정은 GUI 말고 스크립트로도 지원하나요?
intel32017.08.29
스크립트로(QSF Editing) 해도 되지만, 위치에 대한 정보가 잘못 기입되면, compile error가 발생합니다. 가장 효율적인 방법은 GUI입니다.