ADC(아날로그 디지털 변환회로)는 오늘날의 SoC 설계에서 흔히 볼 수 있습니다. 차세대 자동차, 모바일 및 고성능 컴퓨팅 애플리케이션은 더 적은 전력 소모량으로 더 많은 기능과 더 높은 성능을 제공하기 위해 나노미터 노드를 사용해야 합니다. ADC 사양을 충족하고 높은 수율의 설계를 만들기 위해 설계자들은 방대한 브루트 포스(Brute force) 혼성 신호 시뮬레이션을 수행하여 모든 잠재적 설계 편차를 고려해야 합니다. 하지만 나노미터 노드에서는 프로세스, 전압, 온도(PVT) 코너와 파라미터 편차가 기하급수적으로 증가하므로 시뮬레이션이 비실용적이고 많은 비용이 들게 됩니다. 따라서 설계 팀은 검증 사이클을 단축하기 위해 외삽법을 채택 해야 한다는 압력을 받고 있습니다.

Analog Value의 설계 팀은 설계 수율에 영향을 미칠 위험을 감수하고, 출시 시간 요구를 충족하기 위해 시간 영역 2단계 ADC를 검증하는 데 외삽법을 사용했습니다. 본 백서와 웨비나에서는 Analog Value사의 실제 사례 를 통해 기존의 통계 편차 검증 방법론을 사용할 때 어떠한 어려움에 직면했는지 그리고 어떻게 Solido™ Variation Designer™ 및 Symphony 통합 솔루션을 사용하여 강력한 편차 인식 혼성 신호 검증을 달성하고 설계 수율 요구 사항을 충족했는지 를 설명합니다.