| 기존 8단에서 12단 적층 기술 개발 성공
| HBM에 적용해 AI·HPC 분야 활용 전망
 
 
삼성전자가 12단 3차원 실리콘 관통전극(3D Through Silicon Via; 3D-TSV) 기술을 개발했다고 7일 밝혔다.
 
12단 3D-TSV는 금선을 이용해 칩을 연결하는 대신 반도체 칩 상단과 하단에 머리카락 굵기의 1/20 수준인 수 마이크로미터(㎛) 직경의 전자 이동 통로(TSV) 6만개를 만들어 연결하는 패키징 기술이다.
 
이 기술은 종이(100㎛)의 절반 이하 두께로 가공한 D램 칩 12개를 적층해 수직으로 연결하는 기술로, 기존 와이어 본딩(Wire Bonding) 기술보다 칩들 간 신호를 주고받는 시간이 짧아져 속도와 소비전력을 개선할 수 있다.
 
삼성전자는 기존 8단 적층 HBM2 제품과 동일한 패키지 두께(720㎛)를 유지하면서도 12개의 D램 칩을 적층해 고객들은 별도의 시스템 디자인 변경 없이 보다 높은 성능의 차세대 고용량 제품을 출시할 수 있게 됐다. 또 고대역폭 메모리(High Bandwidth Memory; HBM)에 ‘12단 3D-TSV’ 기술을 적용해 기존 8단에서 12단으로 높임으로써 용량을 1.5배 증가시킬 수 있다.
 
12단 3D-TSV 기술에 16Gb D램 칩을 적용하면 24GB HBM 제품을 구현할 수 있다. 이는 현재 삼성전자가 주력으로 양산 중인 8단 8GB 제품보다 3배* 늘어난 용량이다.
 
*8GB 양산 제품: 8Gb × 8단 / 24GB 개발 제품 16Gb x 12단
 
삼성전자 DS부문 TSP총괄 백홍주 부사장은 “AI, 자율주행, HPC 등 다양한 분야에서 고성능을 구현할 수 있는 패키징 기술이 중요해지고 있다”라며 “기술의 한계를 극복한 12단 3D-TSV 기술로 반도체 패키징 분야에서도 초격차 기술 리더십을 이어가겠다”고 밝혔다.