케이던스 세레브러스, 특화된 머신러닝 기술로
시스템 반도체 사인오프 단계까지 생산성
최대 10배 및 PPA 20% 개선 지원


케이던스는 2일, 디지털 칩 설계 자동화와 칩 설계 목표 달성을 지원하는 머신러닝 기반 ‘세레브러스(Cerebrus™ Intelligent Chip Explorer)’ 툴을 출시했다. 엔지니어는 디자인 설계 탐색이 어려운 플로 솔루션을 빠르게 찾아내 생산성 향상과 20% 소비 전력 감소로 PPA(Power Performance Area)를 개선할 수 있다.

세레브러스는 케이던스의 합성 솔루션(Genus™), 자동 플레이스 및 루트 구현 시스템(Innovus™), 타이밍 사인오프 솔루션(Tempus™), RTL 파워 솔루션(Joules™), IC 전력 무결성 솔루션(Voltus™), 피지컬 검증 사인오프 솔루션(Pegasus™) 등과 함께 동작하며, 고객에게 검증과 예측 가능성 개선 방안을 제시한다.

신제품과 케이던스 시스템 반도체 사인오프(Cadence RTL-to-signoff) 플로와의 조합은 칩 설계자, CAD 및 IP 개발자의 생산성을 기존 수작업 방식 대비 최대 10배 높여주며, 전력과 PPA를 최대 20%까지 개선할 수 있도록 지원한다.

머신러닝 성능이 강화된 세레브러스는 엔지니어가 탐색하지 않을 것 같은 플로 솔루션을 신속하게 찾아내며, 설계 학습 내용을 미래 설계에 자동으로 적용하여 더 나은 결과 도출에 필요한 반복 작업 시간을 단축한다.

또한, 케이던스 세레브러스는 엔지니어 한 명이 동시에 여러 설계 블록을 대상으로 전체 RTL-to-GDS 플로 작업을 최적화하고 병렬 작업을 수행할 수 있도록 지원하여 설계 팀 전체의 생산성을 높인다. 더불어 온프레미스나 클라우드 기반의 확장 가능한 설계 탐색방식으로 플로 최적화 속도를 높여준다.

김상윤 삼성 파운드리 설계기술 부분 상무는 “당사는 최신 반도체 공정을 제공하고 있어 설계기술 협력 최적화 프로그램인 DTCO(Design Technology Co-Optimization) 효율성을 가장 중요하게 생각한다”라며, “칩 구현에서 PPA와 생산성을 높일 방법을 계속 모색하고 있다”라고 말했다.

이어 그는 “삼성 파운드리는 세레브러스 및 케이던스 디지털 구현 플로를 여러 애플리케이션 제품에 사용해 수개월이 걸리던 작업을 단 며칠 만에 끝냈고, 가장 중요한 설계 블록 일부에서 8% 이상의 전력 절감 효과를 확인했다”라고 밝혔다. 또한, 최종 설계 개발 시간을 50% 이상 개선했다고도 덧붙였다.

사토시 시바타니(Satoshi Shibatani) 르네사스 공유 R&D EDA 부문 디지털 설계 이사는 “세레브러스와 케이던스 시스템 반도체 사인오프 툴은 자동화된 플로의 최적화와 플로어플랜(Floorplan) 탐색으로 설계 성능을 10% 이상 높여주므로 최신 설계 프로젝트 개발에 새로운 접근 방식이 될 것”이라고 설명했다.

친치 텡(Chin-Chi Teng) 케이던스 디지털 & 사인오프 그룹 수석부사장 겸 본부장은 “업계가 계속해서 최신 공정으로 나아가며 설계 복잡성이 증가하고 있다”라며, “세레브러스는 PPA 목표를 효율적으로 달성하는 솔루션”이라 강조했다.