생산성을 6.5배 높이고 제조 비용을 대폭 절감할 수 있는 차세대 반도체 패키징 기술이 개발됐다. 300㎜ 원형 웨이퍼를 사용하는 기존 기술의 한계를 넘어 600㎜×600㎜ 크기의 사각형 대형 패널로 높은 생산성과 정밀도를 동시에 구현했다.

과학기술정보통신부 산하 한국기계연구원(원장 류석현) 자율제조연구소 반도체장비연구센터 송준엽 연구위원, 이재학 박사 연구팀과 한화정밀기계㈜, ㈜크레셈, ㈜엠티아이, ㈜네페스는 600㎜ 대면적의 패널 위에서 고집적 다차원(2.x/3D 반도체 패키징(SIP : System In Packaging)을 실현할 수 있는 FO-PLP 본딩 및 검사장비와 공정·소재기술 등 핵심 원천기술 및 특허 14건과 실용화 기술을 개발했다.

FO-PLP(Fan-Out Panel Level Packaging)는 반도체 칩을 대면적 패널 위에 배열하여 패키징을 구현하는 기술로 기존 FO-WLP(Fan-Out Wafer Level Packaging) 기술이 웨이퍼 단위에서 패키징을 진행하는 것과 달리 대면적 패널을 이용하므로 생산성이 높지만 기술적 난이도가 매우 높다.

연구진은 원형이 아닌 사각형의 600㎜ x 600㎜ 대면적 패널을 사용해 생산성을 극대화했다.

또한 ±5㎛ 이내의 정밀도, 시간당 1만 개 이상의 칩 생산(CPH : Chip Per Hour)이 가능한 높은 생산성의 본딩 장비(한화정밀기계㈜)와 저잔사 고내열성 소재(㈜엠티아이), 1∼2㎛급 분해능을 갖는 고속 대면적 검사장비(㈜크레셈)를 통합적으로 개발 및 적용했다.

FO-PLP 기술은 칩을 대면적의 패널 위에 재분배하는 과정에서 칩 접착제의 단차, 접착 과정에서의 재배열 오차, 몰딩 시 재료 간 열팽창계수의 차이로 인한 칩 틀어짐(Die Shift) 오차가 발생한다.

단계별로 오차가 증폭되면 최종적으로 패키지 수율이 떨어진다. 기계연 연구팀에서 개발한 공정 통합형 AI 검사 및 보정 기술은  FO-PLP의 칩 틀어짐 오차를 감소시켜 수율과 생산성을 높였다.

연구진은 칩 틀어짐 ±5㎛ 수준의 정밀도를 달성했다. 이는 기존 대비 정밀도가 30% 이상 개선된 수준이다. 고속 칩 틀어짐 검사 및 보정 기술을 통해 고도의 정밀도를 확보함으로써 생산성을 해외 선진사 대비 30% 이상 높였다. 기존 300㎜ FO-WLP보다 생산성을 6.5배 향상시켜 패키지 제조비용도 대폭 줄였다. 선폭을 세계최고 수준인 7㎛ 이하로 미세화하여 향후 고성능 하이엔드 패키지에도 적용이 가능할 것으로 기대된다.

이와 관련해 기계연은 26일 서울 엘타워 루비홀에서 성과보고회를 개최하고 한국반도체연구조합 및 한화정밀기계㈜, ㈜크레셈, ㈜엠티아이와 차세대 반도체 FO-PLP 기술 실용화를 위한 업무협약을 체결하고 각 기관이 상용화에 힘을 모으기로 했다.

기계연 송준엽 연구위원은 “FO-PLP 시장은 향후 5년간 연평균 성장률이 30%로 예측되는 고성장 분야”라며 “2030년 500억 달러 시장이 예상되는 반도체 패키지 시장은 FO-PLP 기술이 선도할 것으로 기대한다”고 밝혔다.

한편 이번 연구는 산업통상자원부의 소재부품기술개발사업 ‘Die Shift 오차보정이 가능한 고정밀 FO-PLP본딩시스템 개발’ 과제로 수행됐다.