PollEx DFE/SI를 활용한, SI/PI/EMC 대응 설계

2014-11-18 10:30~12:00

Cadnix / 함대호 이사

웨비나정보 웨비나Q&A

김*영2014-11-18 오전 11:28:40
LCD module I/F로 LVDS, eDP, Vx1 등을 사용하고 있는데, 이와 같은 고속 differential signal의 SI 도 문제없이 가능하겠지요? 또한 0.65T, 8층, build-up PCB의 경우도 simulation 가능한지 확인하고 싶습니다.
polliwog02014.11.18
넵, 현재 USB3.0등 High Speed Differential Simulation도 많이들 사용하시고 계십니다.
정*호2014-11-18 오전 11:26:37
해석을 위한 사용 net / 부품 수의 제한이 있나요 ?
cadnix12014.11.18
해석이나 검증을 위한 제한은 없습니다. 다만, 관심 대상 Net을 특정하는 것이 관건일 것 같습니다.
이*종2014-11-18 오전 11:04:29
음성대역 (300~3000Hz) simulation도 가능한가요?
polliwog02014.11.18
위에 답변 드렸습니다.
한*남2014-11-18 오전 11:01:01
Altium이나 PADS와 연동 설계 관련 설명부탁드립니다
cadnix12014.11.18
Altium & PADS등 모든 CAD Tool들은 ASCII파일이 추출이 가능합니다. 이렇게 추출한 파일을 이용해서 PollEx에서 데이타를 I/F한 후 설계 검증 및 시뮬레이션이 진행 됩니다. 각 캐드 Tool필요한 파일은 추후 지원 받으시기 바랍니다.
정*호2014-11-18 오전 10:56:58
기존SI tool 의 경우 초기 setup에 따라 AC/DC 결과가 많이 차이가 나는데 본 tool은 이러한 문제가 없는지요 ?
polliwog12014.11.18
기본적으로 SI Tool같은 경우는 기본적으로 필요로 하는 Parameter들이 있습니다. Stack Up, Material 정보, Driver/Receiver Model(IBIS, Spice, Linear Model)등이 필요한데 이 정도 정보는 있어야 가능하고, 이외에 나머지 정보는 가급적이면 자동으로 검출 할 수 있도록 기능을 제공하고 있습니다.
이*종2014-11-18 오전 10:56:28
주파수가 낮은 경우 예를들면 음성 주파수 대역 같은경우 이런 simulation이 가능한지요? 항공기용 intercomm을 개발중인데 analog 음성 신호에 대한 crosstalk spec이 굉장히 까다로운데 딱히 simuation 할 tool이 없는것 같아서요.
polliwog02014.11.18
통상 EM Solver는 수행시간이 오래 걸리기 때문에 수행 속도를 개선하기 위해 여러가지 가정을 하여 해석 경우를 줄여 나갑니다. 따라서 Tool에 따라 고주파 해석부분이 오차가 생기거나 저주파 부분의 해석부분에 오차가 생기는 경우가 발생 합니다. 그러나 Spice Engine을 사용하는 경우는 이러한 가정이 최소화 되어 있기 때문에 이론적으로는 전 주파수 대역에 걸쳐 동일한 해석 결과를 얻습니다.
한*남2014-11-18 오전 10:54:57
Centering을 통한 Margin 확보 개념 설명 다시 정리 부탁드립니다
polliwog02014.11.18
모든 Simulation Tool은 Reflection Noise 해석, Crosstalk 해석, SSN Noise 해석등을 별도로 해석 합니다. 제가 예를들어 보여드린 Reflection Noise 해석결과는 Reflection Noise 성분만 포함됩니다. 즉 이 결과만 가지고 제품이 가진 마진을 판단하면 안되고 Table을 만들어 전체 영향을 고려한 마진을 구하셔야 됩니다. 그런데 이런 작업을 가지고 얻은 결과도 모든 경우를 포함하고 있지 않습니다. 즉 Simulation으로 Cover하지 못하는 성분이 있습니다. 즉 Jitter나 온도 변화, Pin to Pin Skew, IC to IC Skew등 이 추가로 고려 되어야하는데 이러한 모든 변수를 고려하기는 매우 어렵기 때문에 최대한의 마진을 가져가기 위해서는 Data의 Setup Margin과 Hold Margin을 동일하게 가져가야만 어떠한 변수가 들어오더라도 이를 견딜수 있는 강건한 Design이 될수 있습니다. 이러한 Centering을 위해서는 Clock과 신호선의 길이를 Offset 을 주어 설계하기도 하고 다른 방법으로는 FW로 둘간의 Skew를 조절하여 해결 하기도 합니다.
김*호2014-11-18 오전 10:54:36
[질문] 대응되는 SW 개발 주기에 맞춰서 설계 또는 시험이 가능할 거 같은데요. 주의사항이나 고려사항 있을까요?
polliwog02014.11.18
통상 해석 기간은 오래 걸리기 때문에 디자인 단계에서 최초 디자인 Phase에서는 각종 해석을 통해서 Rule을 만들어 내고 적절한 Delay Factor(즉 DQS와 CLK Skew등)를 SW에 반영하고, 다음 개발 Phase 부터는 더이상 해석은 진행하지 않고 만들어진 Rule을 DFE와 같은 Electric Rule Check Tool을 이용하여 Check 하시는 방법을 제안 드립니다.
임*일2014-11-18 오전 10:53:02
USB3.0 같은 high speed data line TDR 도 simulation 이 가능한가요?
polliwog02014.11.18
네, USB3.0도 해석이 가능 합니다.
정*환2014-11-18 오전 10:50:44
RF 해석이 어렵다고 하셨는데, 해석 가능한 주파수 범위는 어느정도 인가요?
polliwog12014.11.18
주파수는 사용자가 Setting하기 나름인데, 일단 SI에서 5GHz까지 제공하고 있습니다.