인텔 FPGA, Quartus 디버깅 툴 활용하기

2017-05-16 08:30~13:00

Intel / 전현수 차장

웨비나정보 웨비나Q&A

김*영2017-05-16 오전 11:17:46
SignalTap 추가에 관계없이 기존 로직 fitting 상태를 유지할 수 있는 방법은 없나요?
intel22017.05.16
추가된 signalTap의 logic이 custom logic 영역과 유사하시다고 생각 하시면 됩니다.
intel22017.05.16
SignalTap은 불가능하고 SignalProbe는 가능한 기존 fitting 상태를 유지하고 Incremental Compile이 가능합니다.
이*현2017-05-16 오전 11:13:17
기존에 알고 있는 기능도 있었지만, 복습도 되고 새롭게 알게된 부분도 있어서 참 좋았습니다. 수고하셨습니다.
intel22017.05.16
네 감사합니다.
김*빈2017-05-16 오전 11:09:16
인텔 FPGA, Quartus를 오래전에 잠시 사용했던 사용자인데 오늘 강의하신 내용을 익히려면 어떤 부분을 순차적으로 익히는 것이 도움이 되는지 조언 바랍니다
intel22017.05.16
SignalTap II -> In-System-Source-Probe 가 가장 많이 사용합니다.
intel22017.05.16
전체적인 design flow는 아실꺼라 생각하고 오늘 내용중 In System Source & Probe 와 SignalTap 사용 demo를 잘 보시면 debugging에 크게 어려움이 없으실꺼라 생각됩니다.
이*기2017-05-16 오전 11:09:15
signal tap2에서 conition은 계속 추가할 수 있나요? 몇개까지 가능한지요?
intel22017.05.16
하나의 instance당 10개까지 가능 합니다.
최*석2017-05-16 오전 11:08:47
수고하셨습니다.. Tensilica core를 올려서도 유용하게 사용가능 할까요??
intel12017.05.16
Tensilica core가 무엇인지 잘 모르겠습니다만,CPU core를 이야기 하시는 것이라면, IP를 사용하듯이 사용은 가능하지만, Intel에서 제공하는 Avalon Bus를 통해 inter-connect하셔서 사용해야 합니다.
노*환2017-05-16 오전 11:07:20
저는 소프트웨어 담당인데 FPGA까지 요구받고 있습니다. 자일링스의 비바도같은 경우에는 c소스를 갖다쓸수가 있어서 편한데요. 혹시 비슷한 기능을 제공하는 소프트웨어가 있나요? 이미 ZYNQ 보드를 하나 갖고 있는데 인텔FPGA도 써보고싶어요. 결제받아낼 수 있는 꺼리좀 던져주세요
intel32017.05.16
인텔FPGA의 경우 OpenCL 과 HLS라는 툴을 제공하고 있으며, C나 C++로된 알고리즘을 FPGA를 통해서 H/W 가속을 할수있게 환경을 제공하고 있습니다.
무명2017-05-16 오전 11:06:33
Quartus로 전력전자 PFC 제어 가능한가요?
intel22017.05.16
PFC가 어떤 기능 인지요?
intel22017.05.16
기본적으로 Intel FPGA는 순수 digital logic입니다. PFC 제어는 어렵지 않을까 생각됩니다.
이*광2017-05-16 오전 10:59:37
본 제품이 가지는 가장 특이한 장점과 기억하면 유익한 것은 몇 가지로 요약한다면 어떻게 표현할수 있나요
intel32017.05.16
ISSP 기능은 실시간으로 리셋이나 키 버튼에 해당하는 부분을 외부에 하드웨어 없이 GUI형태로 줄수있으며, 시그널탭 로직 애널라이져의 기능은 사용자에게 실시간으로 보고싶은 시그널들을 툴에서 확인할수 있습니다.
강*학2017-05-16 오전 10:59:10
JTAG으로 기능을 수행한다면 별도의 Resource를 사용하지 않고 기능들을 수행하는것이지요? 기능수행을 위해서 추가되는 Resource로 인해서 Timeing이 틀어지는 경우는 없는지요?
intel22017.05.16
JTAG은 단순히 I/F 방법이고 실제 probing등을 위한 logic 및 내부 memory를 사욯하게 됩니다. 당연히 timing이 틀어지는 경우 발생할 수 있습니다.
intel22017.05.16
Debug를 하기 위한 Master Logic은 이미 Device내 H/W로 구성되 있습니다. JTAG Master에 Monitor하기 위한 Resource는 약간 증가됩니다. Monitor하고자 하는 Signal List에 여러 Clock Domain의 신호가 섞여 있는 경우 말씀하신 내용과 같이 Timing이 틀어지는 경우가 있습니다. Monitor List의 신호는 가능하면 동일 Clock Domain의 신호를 Group하여 사용하시면 됩니다.
임*형2017-05-16 오전 10:57:06
SignalProbe는 사용하지 않는 I/O가 있으면 모두 가능한가요?
intel22017.05.16
dedicated I/O가 아니면 가능 합니다.
intel22017.05.16
냅 사용하지 않는 I/O가 있으면 가능합니다. SignalProbe pin 추가시 SignalTap과 달리 가능하면 기존에 Fitting된 Resource를 피해서 Routing 합니다.