SiC MOSFET 스위칭 파형의 정확한 시뮬레이션 방법

2024-09-05 10:30~12:00

ROHM / 이성진 연구원

웨비나정보 웨비나Q&A

최*휴2024-09-05 오전 10:41:55
[질문] 시뮬레이션은 실측 대비 적합도는 얼마나 되나요?
ROHM22024.09.05
적합도를 수치적으로 제공하고 있지는 않습니다. 시뮬레이션 시간과 정밀도의 Trade off가 있습니다.
김*민2024-09-05 오전 10:41:14
[질문] 일반적으로 SiC MOSFET 의 소자 사이즈가 작아지면 스위칭 속도에 영향이 있다고 아는데 어떻게 변하나요?
ROHM12024.09.05
SiC-MOSFET의 Wafer chip size를 문의하신 것이라면, 일반적으로 Chip size가 줄어들면, Capacitance도 줄어들기 때문에, 스위칭 속도가 빨라지고, 스위칭 손실이 감소하게 됩니다.
이*석2024-09-05 오전 10:39:40
답변 주신 바대로 높은critical breakdown field, 높은 thermal conductivity, 넓은 bandgap 은 SiC MOSFETs의 큰 장점인데, 가격과 회로의 복잡도 때문에 좀 주저하게 되는데, 어떻게 이를 설득할 수 있을까요?
ROHM12024.09.05
SiC를 선정한 고객의 경우, End user의 타겟 기준 효율을 달성하기 위해 사용하거나, 히트싱크 구조의 간소화 등의 이유로 비용이 다소 비싸더라도 사용하신 사례가 있습니다.
최*은2024-09-05 오전 10:39:35
[질문] 채널 ON 상태에서도 VGS 의 값에 따라 ON 저항이 크게 변동되는 걸로 아는데 이에 대한 효과적인 방법 궁금합니다.
ROHM12024.09.05
채널 On 상태에서 VGS가 플라토 구간을 넘어서 계속 상승할 때, RDS(on)저항의 변동은 자연스러운 현상이므로, 보통 이에 대한 대책을 고민하시지는 않습니다. 다만, 해당 구간에서 게이트나 드레인 쪽의 노이즈(링깅)가 발생하는 것에 대해서는 대책이 필요할 수 있겠습니다.
강*성2024-09-05 오전 10:38:54
3rd와 4th SiC는 Package가 작아진건가요? Package는 그데로 이지만 다이만 줄어든 건가요? 다이나 페키지가 줄어든다면 전력 밀도는 그데로 거나 증가될것 같은데
ROHM12024.09.05
네. 3세대에서 4세대로 되면서, Package는 변화 없이, 내부 chip size를 감소시켰으며, 그에 따라 전력 밀도도 증가되고, 스위칭 손실 감소 효과도 있습니다.
김*열2024-09-05 오전 10:38:13
[질문] 스위칭 손실 삭감 효과에 있어서 온도/습도 등 주변환경에 따른 고려사항은? 그에 따른 보정 방안은?
ROHM12024.09.05
회로적으로는 주로 온도를 고려하고 있으며, 회로 시정수 변경이나, 방열 구조 개선을 통해 개선하고 있습니다.
김*민2024-09-05 오전 10:38:09
[질문] 일반적인 SJ-MOSFET 가 고온에서 ON 저항이 크게 상승하는 이유가 무엇인가요?
ROHM12024.09.05
Band gap이 좁기 때문에, 상대적으로 고온에서의 동작이 불안정합니다.
김*민2024-09-05 오전 10:37:26
[질문] VGS 의 값을 높이는 것은 어떤 효과가 있나요?
ROHM12024.09.05
일반적으로 VGS(on) 전압을 높일수록, RDS(on)이 감소하므로, 도통 손실이 감소할 수 있습니다.
한*웅2024-09-05 오전 10:37:23
스위칭 속도는 높아지나 Peak 전류가 더 높아지는 불리한점은 없나요?
ROHM22024.09.05
일반적으로 스위칭 속도가 높아질 수록 Peak 전류도 상승합니다. Gate 저항치로 Switching 속도를 조절하는 방법 등으로 설계가 필요합니다.
최*은2024-09-05 오전 10:37:02
[질문] 채널 저항 측면에서 SiC MOSFET 는 드리프트 층 저항이 Si-MOSFET 보다 낮지 않나요?
ROHM22024.09.05
네, SiC의 경우 Si에 비하여 드리프트 층 저항이 낮습니다. 저항 감소로 도통 손실을 줄여 발열을 제어하기 유리합니다.