다양한 애플리케이션과 시스템에서 전압 감시기를 필요로 한다. 전압 감시기는 디지털 회로에서 아날로그 전압을 모니터링 해왔다.
TI에서 1983년에 최초로 나온 전압 감시기 TL7705는 1.8mA를 소모하고, PDIP(plastic dual-inline package)로 제공되며, 여전히 사용되고 있다. 최근 제품들은 극저전류(TPS3839), 극소형 패키지(TPS3831), 듀얼 채널(TPS3779/80), 높은 정확도(TPS3702), 다채널 다기능 전원 모니터링(TPS386000) 등 다양한 특징을 가지고 있다. 다양한 제품 옵션을 선택해 간단한 회로 추가로 전압 감시기 기능을 최적화 할 수 있다.
애플리케이션에 따라 표준 감시기에서 제공하는 것보다 넓은 전압 히스터리시스를 필요로 하는 것들이 있다. 조절이 가능한 감시기에서 히스터리시스를 높이는 방법 중 하나는 출력 핀과 입력 저항 분할기 사이에 저항을 추가하는 것이다.
다양한 특징의 전압 감시기 선택해 사용할 수 있어
다양한 애플리케이션과 시스템에서 전압 감시기를 필요로 한다. 전압 감시기는 디지털 회로에서 아날로그 전압을 모니터링 해왔다.
TI에서 1983년에 최초로 나온 전압 감시기 TL7705는 1.8mA를 소모하고, PDIP(plastic dual-inline package)로 제공되며, 여전히 사용되고 있다. 최근 제품들은 극저전류(TPS3839), 극소형 패키지(TPS3831), 듀얼 채널(TPS3779/80), 높은 정확도(TPS3702), 다채널 다기능 전원 모니터링(TPS386000) 등 다양한 특징을 가지고 있다. 다양한 제품 옵션을 선택해 간단한 회로 추가로 전압 감시기 기능을 최적화 할 수 있다.
애플리케이션에 따라 표준 감시기에서 제공하는 것보다 넓은 전압 히스터리시스를 필요로 하는 것들이 있다. 조절이 가능한 감시기에서 히스터리시스를 높이는 방법 중 하나는 출력 핀과 입력 저항 분할기 사이에 저항을 추가하는 것이다.
그림 1: TPS3710에 히스터리시스 조절을 위한 저항 추가
그림 1과 같은 일반적인 구성인 경우에 R1과 R2는 임계 전압을 설정하고 R4는 풀업 저항이다. R3를 추가하면 출력에서 분할기 전압으로 피드백 경로를 제공함으로써 적절하나 저항을 선택하여 히스터리시스 조절이 가능하다.
대다수의 시스템은 통신을 위한 레벨 시프트가 요구되는 접지 기반 로직 신호를 사용하기 때문에 음전압을 모니터링 하기 쉽지 않다. 필요한 레벨 시프트를 달성하려면 개방 드레인 출력을 사용해야 한다. 그림 2의 회로도는 양의 로직을 제공하기 위해 음의 레일에서 레벨 시프트된 출력으로 어떻게 TPS3700을 사용하는지 보여준다.
그림 2: 음전압 감지를 위한 TPS3700/1 추가 구성
그림 2에서 모니터링된 전압은 접지에 대한 음전압이다. 양전압과 동일한 방법으로 R1, R2, R3를 사용해서 과전압 및 저전압 제한을 프로그램할 수 있다. TPS3700/1의 개방 드레인 출력은 VDD에 종속되지 않는다. 즉 V(pullup)이 양전압이 될 수 있고, 양의 접지 기준 로직 전압은 어떠한 MCU 또는 프로세서와도 인터페이스 할 수 있다.
음전압을 감지하려면 출력에 추가 다이오드와 저항이 필요한데 더 적은 부품을 사용해서 감지하려면 양전압을 저항 분할기 전압으로 시프트해서 나누어진 임계 전압이 접지에 대해서 양의 값이 되도록 하는 것이다. 4채널 TPS386000 감시기는 저항 체인을 연결할 수 있는 레퍼런스 전압을 제공함으로써 이를 쉽게 할 수 있다.(그림 3)
그림 3: 외부 전압 레퍼런스를 사용해서 음전압 감지
그림 3에서 V
MON(4,NEG) 노드는 음의 모니터링된 전압을 나타내고 V
MON(4,POS)는 양의 모니터링된 전압을 나타낸다. 저항분할기를 양의 채널에서처럼 접지 기반이 아닌 V
REF 핀(1.2V 출력)으로 참조하므로 음의 모니터링이 가능하다. 그림 3처럼 보토오 음채널이 -14.92V 아래로 떨어지고 양채널이 15.04V보다 높아지면 RESET 출력은 올라간다.
대부분의 감시기는 정확한 출력을 제공하기 위해서 VDD에서 통상적으로 약 800mV의 전압을 필요로 한다. 이 전압보다 낮으면 감시기는 출력을 낮추거나 높이는 내부 회로를 제어하지 못한다. 그렇게 되면 디바이스가 풀 다운할 때까지 출력은 풀업 전압으로 상승할 것이다. 그렇게 할 수 없는 경우에는 P채널 JFET을 추가하여 VDD가 감시기에 전력을 공급하기에 충분하지 않을 때에도 출력을 낮게 유지하게 할 수 있다. 그림 4는 이 예를 보여준다.
그림 4: JFET를 추가함으로써 낮은 VDD일 떄 출력 전압 상승 방지
그림 4에서는 TPS3890의 정상 출력을 V
G로 표시하고 있다. V
MON(모니터링 되는 전압)이 상승하면 V
G의 전압 역시 짧게 약 0.5V 상승한다. 소스-팔로워(source-follower)로 구성된 표준 JFET을 추가함으로써, 소스에서의 전압이 V
G의 전압에서 JFET의 임계 전압을 뺀 것을 추적 할 수 있다. 그럼으로써 V
G와 V
OUT 사이에 약 1V 강하가 발생되고 V
G에서 0.5V 상승이 제거된다.
그림 5: 출력에서 JFET을 사용할 때와 사용하지 않을 떄 TPS3890 스타트업