인텔 FPGA, Quartus 디버깅 툴 활용하기

2017-05-16 08:30~13:00

Intel / 전현수 차장

웨비나정보 웨비나Q&A

김*빈2017-05-16 오전 10:44:02
인텔 FPGA, Quartus는 프로브 데이터를 저장하기 위한 용량이 어느정도 인가요? 실시간 출력이 모두 되는지?, 저장후 버퍼링 출력도 되는지?
intel22017.05.16
Probe하려고 하는 date의 용량에 따라 다릅니다. Data width가 큰 신호를 probing하려고 하면 많은 block memory가 필요하겠죠... 실시간이라고 얘기하지만 정확하게는 probing된 data를 내부 memory에 썼다가 JTAG을 통해 읽는 과정을 거치므로 살짝 delay가 생깁니다.
윤*선2017-05-16 오전 10:43:03
FIFO는 ISMCE로 확인 불가능 한가요?
intel22017.05.16
네 불가능 합니다.
김*수2017-05-16 오전 10:42:51
Displayport TX IP의 출력 시그널도 디버깅이 가능한가요?
intel22017.05.16
Probe하기 위해서는 probe clock을 사용하기 때문에, 아시겠지만 FPGA 내부에서는 높은 clock을 사용할 수 없습니다. 따라서 고속의 추력 시그널은 디버깅이 불가능 합니다.
intel32017.05.16
Logic단에서의 Signal은 디버깅이 가능하지만, High Speed 신호나, I/O Pad를 거치는 신호는 별도의 계측기를 사용하셔야 합니다.
이*학2017-05-16 오전 10:42:32
xillinx와 비교해서 장점이 무엇인지요?
intel22017.05.16
RTL code와 상관없이 합성된 synthesis list에서 Monitor할 Node의 선택이 가능합니다. Monitor하기 위해 별도로 RTL 수정이 필요없습니다.
김*빈2017-05-16 오전 10:41:42
In-System Probe Eidtor의 화면을 리포트화 하기 위한 기능이 있나요?
intel22017.05.16
앞서 말씀드렸듯이 ISSP는 빠르게 변화하는 신호는 Trogger할 수 없으므로 TXT롤 Report 할수 없습니다. SignalTap에서는 Capture된 DATA를 Txt로 저장 가능합니다.
김*빈2017-05-16 오전 10:40:25
Tcl은 리눅스, 윈도우 모두 사용이 가능한가요?
intel32017.05.16
사용 가능합니다.
장*규2017-05-16 오전 10:40:11
실제 업무에 사용하지 않으면 잘 모르고 흘러가버릴 수 있는 정보를 알 수 있어 좋네요.
intel22017.05.16
네 특히 뒷부분에 있는 SignalTap II Logic Analyzer 부분을 참고 부탁 드립니다.
윤*선2017-05-16 오전 10:39:38
signal probe의 경우 설정된 로직의 현재 실행 상태 표시하나요?
intel22017.05.16
네 현재 실행 상태를 표시 합니다. 우측 하단부에 나타내고 있습니다.
김*빈2017-05-16 오전 10:38:34
인텔 FPGA, Quartus는 가장 많이 추천하는 애드온 툴은 어떤것이 있나요?
intel32017.05.16
로직어날라이져, 타임퀘스트, 큐시스등 상황에 맞는 툴을 사용하시면 됩니다.
intel22017.05.16
Debug 용으로 가장 많이 사용하는 Add-on Tool은 SignalTap와 ISSP 입니다.
강*학2017-05-16 오전 10:38:29
혹시 LOGIC Analyzer기능을 수행하나요?
intel22017.05.16
Logic Analyzer 기능은 SignalTap II chapter에서 설명 드릴 예정 입니다.
intel22017.05.16
ISSP의 경우 Logic Analyzer와 같이 빠르게 Trigger 되는 신호는 Capture가 불가능합니다. 이 기능이 필요하면 SignalTap을 사용하기기 바랍니다. ISSP는 주로 Source를 만들고 싶을 경우 주로 사용합니다.