“반도체 스케일링은 죽어가고 있지만, 패키징은 계속 살아 남을 것이다”

최근 개최된 JEDEC 모바일 & IoT 포럼에 연사로 나온 화웨이(Huawei)의 웨이 코(Wei Koh) 박사는 강연을 마무리하면서 이렇게 외쳤습니다. 반도체 CMOS 칩 단위의 축소 기술이 한계에 다다르면서 반도체 후공정인 패키징(Packaging) 기술이 시스템 통합의 대안이 되고 있기 때문입니다. 

그렇습니다. ‘마이크로칩의 집적도가 18개월마다 2배로 증가한다’는 일명 ‘무어의 법칙(Moore’s Law)’은 그 사이클이 점점 늘어나면서 이제는 무어의 법칙 그 이상의 인테그레이션(통합), 즉 ‘More than Moore’(MtM)가 필요한 시대가 도래했다는 것입니다. 

새로운 시대가 도래했다고 말하는 이유는 다 알다시피 새로운 스마트 디바이스의 출현과 관계가 깊습니다. 고성능의 스마트폰과 태블릿PC, 웨어러블 디바이스에서부터 스마트TV, 자동차, 로봇, 바이오 분야까지 고도로 통합된 시스템 반도체의 역할을 더욱 넓어지고 있는 까닭입니다.

▲팬 아웃 ‘WLP 기술의 어머니’라고 불리는 인피니언의 eWLB 패키지는 리드 프레임 패키지와 비교해서 약 30%까지 사이즈를 줄일 수 있다.

웨이 코 박사가 웨이퍼를 구해주기 위해 달려오는 ‘백기사’로 패키징을 지칭한 이유도 여기에 있습니다. 다시 부활한 첨단 PSI(Packaging System Integration) 기술로 PoP(Package on Package), FOWLP(Fan-out Wafer Level Package), SiP(System in Packages), Embedded Solutions 등의 다양한 기술이 경쟁하고 있습니다.  

통합된 패키지 기술을 실현하기 위해서 파인 피치 인터커넥트(fine pitch interconnect), 더 많은 I/O, 멀치칩 스태킹, 멀티칩 패키지, 3D 스태킹, 3D WLP 등의 첨단 IC 기술이 필요하며 'Mid-end'라는 웨이퍼 레벨 프로세싱이 요구되고 있습니다. 모바일과 IoT를 위해 시큐리티 ID 모듈, 카메라 모듈(CIS), MEMS 센서, 헬스 센서, RF 모듈, PM 모듈 등의 모듈러 애플리케이션도 필요합니다. 

이를 바탕으로 한 패키징 기술에서는 더 많은 통합을 위해 다이 레벨 통합(C2C, 3D 스택), 웨이퍼 레벨 통합(Fan-in, Fan-out), 서브스트레이트 레벨 통합(칩과 수동소자 내장), 보드 레벨 통합(임베디드 IC, 임베디드 MCP, 임베디드 SiP, 임베디드 멀티 다이 인터커넥트 브리지), 시스템 레벨 통합 등의 다양한 기술이 개발되고 있습니다. 

이처럼 패키징 시장은 2020년까지 300억 달러 이상, 연간 30% 이상의 성장 잠재력을 지녔기에 반도체 기업들은 패키징 기술 확보를 위해 치열한 경쟁을 벌이고 있습니다. 특히 앞서 말한대로 포스트PC 시대에는 정체되고 있는 스마트폰과 태블릿을 대신해 웨어러블과 피트니스 디바이스가 엄청난 시장(41% 성장률 )을 형성할 것으로 예상되면서 패키징 기술의 중요성은 더해가고 있습니다. 

일례로 삼성 S7에는 퀄컴 스냅드래곤 820 SoC와 sk하이닉스 LPDDR4 메모리(3733Mbps) 등을 PoP 방식으로 인테그레이션했으며 애플 A8/ A9의 경우도 PoP를 적용하여 피치가 0.35mm에 불과합니다. 앰코(AMKOR)사의 경우, 메모리 구조 변화와 함께 고밀도, 높이 단축이 가능한 2세대 PoP, TMV(Through Mold Via)를 적용하고 있습니다. TMV 기술은 큰 다이 대 패키지 비율을 갖는 디바이스에서 얇은 서브스트레이트와 안정적인 패키지를 제공합니다.

최근 반도체 기업들은 패키지 기술 중에서도 특히 FOWLP(Fan Out Wafer Level Package) 기술에 큰 관심을 나타내고 있습니다. 하나의 패키지에 다양한 기능의 칩들을 실장하는 SiP가 가능해 빠른 시장 출시가 관건인 모바일 기기와 IoT 시장에서 매우 유리하기 때문입니다.

▲ 다양한 반도체 패키지 종류(출처 앰코코리아)

일반적인 WLP는 패키지 I/O 단자를 모두 칩 안쪽에 배치시켜야 하므로 칩 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없습니다. 이 때문에 칩 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는 FOWLP(칩 바깥쪽에 패키지 I/O 단자 배치)가 주목받고 있습니다. 특히 FOWLP는 패키지 공정이 간단하고 두께를 얇게 구현할 수 있어서 BGA보다 소형화와 박형화가 가능하고 열 특성과 전기적 특성이 우수하여 모바일 제품에 적합합니다. 

인피니언의 eWLB가 가장 대표적이며 이 외에도 앰코의 SLIM, SWIFT 기술과 TSMC InFO, Deca M시리즈 등 많은 회사들이 다양한 팬아웃 기법을 연구하고 있다. 특히 팬 아웃 ‘WLP 기술의 어머니’라고 불리는 인피니언의 eWLB 패키지는 리드 프레임 패키지와 비교해서 약 30%까지 사이즈를 줄일 수 있습니다. 
 
반도체 업계는 이미 새로운 패키징 패러다임 시대에 진입했습니다. FOWLP 패키지 기술이 각광받고 있더라도 아직도 전자이동(electromigration) , 열문제, EDA 툴, 변형(Warpage) 문제 등 많은 난관을 헤쳐나가야 합니다. 이를 위해서는 표준화, 디자인, 소재, 공정의 개선도 지속적으로 발전해야 겠지요. 

무어의 법칙 못지 않게 '패키징의 법칙'이 새로운 반도체 시대를 준비하고 있습니다.