인텔 FPGA 200% 효율성 달성, QII를 이용한 Incremental Compilation 기능 정복하기

2017-08-29 08:30~12:05

Intel / 오승현 과장

웨비나정보 웨비나Q&A

최*석2017-08-29 오전 10:56:21
멀티클럭 사용하는 블럭도 한 디자인 파티션으로 가능한가요?
intel32017.08.29
멀티클럭은 디자인의 구조입니다. 파티션은 Hierachy로 구분만 되어 있으면, 구성하실수 있습니다.
이*열2017-08-29 오전 10:55:52
좋은 세미나 감사합니다. 로직 락을 수행할 때, 수행되는 로직 락 간의 타이밍 이슈가 발생할 때 해결하는 몇가지 팁이 있는지?
Intel12017.08.29
최적의 위치가 겹치는 경우가 생길수있습니다. 이런경우 겹치도록 설정하고 다른 영역이 내부에 사용할수 있도록 설정 하면 됩니다.
김*주2017-08-29 오전 10:55:48
전동기 관련 FPGA 블록 로직 설정에도 매우 할 것 같습니다. 유익한 세미나 감사합니다.^^
intel22017.08.29
감사합니다.
류*훈2017-08-29 오전 10:53:43
파티션의 region을 정하느냐에 따라 결과에 영향을 많이 준다고 하셨는데 어떤 측면을 가장 고려해야 할까요?
Intel12017.08.29
라이팅 결과에 영향을 미치므로 최적의 컴파일 결과를 찾았을때 적용하시면 됩니다.
이*승2017-08-29 오전 10:53:33
단계별 디버깅 및 하드웨어 시뮬레이션으로 결과값을 모니터링 가능활까요?
Intel12017.08.29
이 기능은 소프트 웨어에서의 기능이며 디자인 시뮬레이션은 기존과 동일 하게 하시면 됩니다.
김*식2017-08-29 오전 10:53:06
[질문] Incremental Compilation 기능을 통하여 갈수록 커져가는 FPGA의 효율적인 컴파일이 가능한데요, 이처럼 이 툴들을 능숙하게 사용 하려면, 개발자가 별도로 교육을 받아야 하는 사항들은 없는지요?
intel32017.08.29
유니퀘스트 Quartus Advanced 교육에서 incremental compile에 대해 교육을 합니다. 하지만, 설정이나 사용에 있어서는 별다는 내용이 없기 때문에 사용해 보시면 쉽게 적용하실 수 있습니다.
정*균2017-08-29 오전 10:53:03
초기에 파티션을 나누어서 컴파일 할때는 문제가 없더라도, 여러 블록을 합치고 나서 컴파일할때 문제가 발생될 가능성은 없는건가요?
Intel22017.08.29
clock network & partition 에 의하여 문제가 발생할 수는 있습니다. team based design을 하실 경우 위와 같은 상황에 대한 것을 미리 확인하시고 진행하셔야합니다.
이*승2017-08-29 오전 10:52:07
가이드북 같은 자료 제공 가능한지요?
intel32017.08.29
대리점에 연락하시면 자료 제공이 가능합니다.
김*식2017-08-29 오전 10:50:26
[질문] 인텔 FPGA QuartusII 소프트웨어는 고밀도, 고성능 FPGA의 생산성을 높이기 위하여 FPGA 디자이너들의 요구에 적합한 기능을 제공는데요, 그 만큼 기업에서 부담할 비용적인 측면에서도 사용 단가가 올라가지는 않는지요?
Intel12017.08.29
아니요 기존 부터 제공되고 있는 Quartus의 기본 기능 입니다.
정*균2017-08-29 오전 10:49:57
좋은 기능인것 같기는 한데, 이해하기가 쉽지는 않네요~^^
e4ds2017.08.29
다시보기를 통해 다시 복습 가능하시고요, 인텔 FPGA 홈페이지나 카페를 이용하시면 더 많은 정보 얻으실 수 있을 것 같습니다~^^