“‘고유전율(High-K) 소재’에 대한 혁신이 수반돼야 한다. 컨택 크기 감소에 따른 저항 문제 해결에 필요한 신소재 개발 이뤄져야 한다”

곽노정 SK하이닉스 대표이사가 5일 반도체산업협회에서 주최한 2022 반도체대전 키노트 행사에서 ‘메모리 기술의 한계를 넘어서’라는 주제로 연설을 진행하며 한 말이다.

곽 대표이사는 스마트폰 보급 이후 데이터 사용량이 가파르게 증가했으며 자동차가 자율주행 기능과 통신 및 전자부품이 다양하게 탑재되며 시간당 40테라바이트(TB)의 데이터를 쏟아내기 시작할 것이라고 예상했다. 이에 따라 그는 2030년에는 모빌리티를 둘러싼 광고, 보험, 금융 등 관련 연결 시장이 연 10조 이상의 규모로 성장할 것이라고 내다봤다.

이처럼 폭증하는 데이터를 처리하고, 관련 산업에서의 시장 성장을 가능케하는 것이 바로 반도체 기술이다. 메모리 기술 혁신 니즈는 오랫동안 비슷한 방향성을 요구하고 있다. 바로 △대용량 △고속 △저전력 3가지 특성이 핵심이다.

D램에서 지속적인 스케일링 다운으로 10나노미터(nm)급 양산을 시작했지만 공정 미세화에 한계에 다다랐다고 전문가들은 입을 모았다. 곽 대표이사 역시 10나노급에서 핀 간격 축소, 컨택 크기 감소에 따른 컨택 저항 증가 등에 따라 스케일링 다운에 상당한 저항이 예상된다며 “패터닝에서 High NA EUV가 반드시 반드시 필요할 것”이라고 말했다. 
그는 특히 셀 커패시터 정전용량 문제를 고민하고 있다며 ‘고유전율(High-K) 소재’에 대한 혁신이 수반돼야 할 것이라고 강조했다. 더불어 컨택 크기 감소에 따른 저항 문제를 해결하기 위해서도 신소재 개발이 이뤄져야 한다고 덧붙였다.

SK하이닉스는 스케일링의 새로운 대안으로 새로운 플랫폼을 연구·개발하고 있다. 곽 대표이사는 “D램에도 낸드플래시처럼 3D 적층 기술 적용을 고려하고 있다”고 언급했다. 이미 삼성전자와 미국 마이크론에서도 차세대 제품에 3D D램을 연구·개발하고 있는 것으로 알려져 있다.

낸드플래시 기술은 적층 기술을 통해 최근 SK하이닉스가 238단 낸드플래시 개발에 성공했지만 곽 대표이사는 “400단 이상까지 갈 수 있을지 고민이다”라고 우려를 표했다. 

낸드 층수는 높이되 절대적인 높이를 낮출 필요가 있는데 산화막 두께를 낮추기 위한 기술 개발이 필요하다. 이와 더불어 층수가 높아짐에 따라 더블 스택, 트리플 스택 등 싱글 스택 적층 작업을 마친 낸드를 몇 개나 이어 붙여서 층수를 높일지, 이에 따른 비용 문제는 어떻게 줄일 수 있는지 여부 등이 향후 해결과제로 남아 있는 것으로 전해졌다.

곽 대표이사는 낸드의 단위 면적당 비트 수 개선을 위해 “현재는 TLC(Triple Level Cell) 양산이 주를 이루지만 앞으로는 QLC(Quad Level Cell), 더 나아가 PLC(Penta Level Cell)로 추세가 변화하게 될 것”이라고 전망했다. 

낸드플래시는 측면 스케일링(Lateral Scaling)으로 저장용량을 확장해 나가고 있으며 이를 위한 향상된 WL Filling과 저저항 WL 소재가 필요할 것으로 보인다. 향후 “웨이퍼 본딩(Wafer Bonding)이 적용될 것”이라고 곽 대표이사는 덧붙였다.

한편, 삼성전자, SK하이닉스 등 국내외 반도체 기업들이 참가한 반도체대전2022가 지난 5일 개막해 사흘간 서울 삼성동 코엑스에서 진행되고 있다. 반도체 생태계 강화와 각종 반도체 기술 및 소재·부품·장비 솔루션들이 전시된 이번 행사에는 235개 기업, 800부스 규모로 역대 최대 규모를 과시하며 관람객들의 관심을 끌고 있다.

(권신혁 기자)