반도체 기술이 발전을 거듭할수록 성능을 향상시키기 위한 경쟁이 치열해지고 있다. 한정된 면적인 실리콘 기판 위에 빼곡히 트랜지스터를 집적하기 위해 최근 공정 미세화 추세는 3나노미터에까지 이르렀다. 미세화 공정이 심화할수록 차세대 공정에서 미세화는 한계에 직면했다고 전문가들은 입을 모아 말한다.

한계 극복을 위한 다각화된 접근이 반도체 학계와 산업계 전반에서 관측되고 있는 가운데 3D 적층 기술 등 새로운 트랜지스터 구조에 대한 아이디어들이 차세대 기술로 떠오르고 있다.

20년 전 하이K 메탈 게이트 최적화로 누설전류 문제에 집중해 미세화 기술을 발전시킨 32나노 평면 펫(Planar FET)시대를 지나서 14나노부터는 현재 주류인 핀펫 공정을 통해 세대를 거듭하며 공정 미세화는 발전해 나갔다. 
 
지난 6월 삼성전자가 세계 최초로 3나노 GAA(Gate All Around) 기술을 적용한 반도체 개발에 성공했다. 3나노부터는 GAA 공정 기반의 MBC(Multi-Bridge Channel) FET 시대가 열린 것이다. 멀티 브릿지 채널 구조로 변화하며 채널이 얇고 넓은 모양의 나노시트 형태가 된 것이다. 이를 통해 나노시트 폭을 조정하면서 쉽고 다양하게 채널 크기 조절이 가능해졌다. 기존 핀펫 공정 대비 전류를 더 미세하게 조절할 수 있어 성능 효율을 높인 것으로 평가받는다.

기존 핀 펫(Fin FET) 공정에서 한 단계 진화한 반도체 공정은 다음 단계를 계속해서 바라보며 발전을 재촉했다.

업계에선 반도체 개발 과정에서 컨셉 아이디어가 상용화에 이르기까지 20년의 시간이 걸린다고 말한다. 업계는 이미 차세대 반도체 공정을 예상하며 준비하는 단계이다. 2나노 공정 이하에서는 버티컬펫(Vertical FET, VFET), NC(Nagative Capacitance)FET 등의 개념이 제시되고 있다.

박정원 네바다주립대학교 전기응용공학과 교수는 ‘글로벌 신산업 신기술 세미나’에서 “반도체 기술이 2나노 이하로 가면 △버티컬펫 △2D 신소재 △NCFET이 다음 세대로 등장할 것”이라고 전망했다.
 
특히 트랜지스터 구조에 있어서 3D 적층 형태로 나아갈 것이란 시각이 지배적이다. 낸드플래시에 국한된 3D 적층은 10년 이후 로직, 메모리 등에 적용돼 집적도를 높일 것으로 전망된다. Lateral GAA에서 Vertical GAA로, 더 나아가 3D VLSI가 2034년경 등장할 것으로 전문가들은 예상했다.

박 교수는 “GAA와 터널펫(Tunnel FET), 화합물 반도체의 아이디어를 통합한 나노와이어 GAA 기반Negative Capacitance GaAs/InN 터널펫을 연구 개발하고 있다”고 언급했다. 차세대 반도체에 화합물 반도체 적용 확대 가능성을 묻는 본지의 질문에 박 교수는 “GaN 소재가 터널링 트랜지스터로 적용이 될 가능성이 있다”면서도 “대면적화에 대한 문제점이 큰 난제로 남아있다”고 답변했다.