단순 미세화 통한 반도체 성능향상 한계 봉착
FC, SiP, FI/FO-WLP, TSV 패키징 기술 떠올라
파운드리, OSAT, 소부장 업체 간 경쟁 심화 중


반도체 업계에선 단순 미세화를 통한 반도체 성능 발전이 한계에 봉착하자, 개발 방향을 시장 수요에 따라 시스템과 애플리케이션 중심으로 전환하고 있다. 산업 전반에선 여러 기능을 동시에 갖춘 반도체를 요구하고 있다. 이를 위해 개별 소자들의 단일 패키지화가 요구되고 있어 패키징 공정의 중요성이 커졌다.

대표적인 반도체 후공정인 패키징 공정은 전공정에서 제작된 소자를 포장하여 완성품으로 제작하는 과정이다. 업계에선 소자의 고집적 및 다기능 구현을 위한 핵심 기술로 주목하고 있다. 여러 소자를 하나로 통합하는 첨단 패키징 기술은 전기적 연결과 반도체 소자 보호가 목적인 전통적인 패키징 기술을 대체하고 있다.

첨단 패키징 기술은 개별 IC 단위에서 IC 다수와 수동소자를 모듈 형태로 집적하는 방향으로 나아가고 있다. 전통적인 리드프레임 계열의 방식인 QFN, TSOP 등에서 솔더볼과 범프 등을 이용하는 BGA, FC 등을 거쳐 고집적 및 다기능 반도체 구현이 가능한 FO-WLP, TSV 등으로 발전하고 있다.

이는 nm(나노미터) 수준의 IC와 μm(마이크로미터) 수준의 패키지 기판 간의 크기 격차를 해소하기 위해 패키지 내부 연결 배선에 반도체 공정을 도입하거나, 단일 패키지에 많은 외부 소자를 내장하여 외부로 나오는 단자 수를 줄이는 등의 시도가 이어진 결과다. 특히, 전공정을 이용한 IC 간 미세연결은 전송손실과 기생성분을 최소화하여, 고속 데이터 전송과 고주파수 동작을 실현하고 있다.

◇ 주목할 차세대 패키징 기술들

기존 볼 그리드 어레이 방식에 속하는 FC(Flip-Chip) 패키징은 칩과 기판을 서로 마주 보는 상태로 구성해 반도체 칩 상에 형성된 솔더 범프를 기판의 배선용 전극에 직접 접합하는 기술이다. 와이어 본딩 방식 대비 임피던스가 1/10 이하로, 패키지 크기를 단일 소자(die) 단위까지 줄일 수 있다. 방열 효과도 우수하다.

근래에 활발히 활용되는 이종접합(Heterogeneous integration; HI) 방식은 SiP, WLP, TSV 등의 고도화된 기술이 요구되나, 전기적, 열적 성능이 우수하면서도 작은 폼 팩터로 다기능을 구현할 수 있다는 장점을 갖고 있다. 프로세서, 메모리, 센서, 광, RF, MEMS 같이 다양한 소자들을 솔더링이나 와이어 본딩이 아닌 재배선(Redistribution layer; RDL) 공정 등으로 연결한다는 특징이 있다.

HI 기술은 크게 FO-WLP, SiP 같은 비 TSV 기술과 TSV 기반 방식으로 나뉜다.

시스템인패키지(System in Package; SiP) 방식은 여러 칩을 단일 패키지화해 시스템을 구성, 다기능을 구현하는 고집적 패키징 기술이다. 다기능 부품 다수를 단일 반도체로 집약하는 시스템온칩(System-on-chip; SoC) 대비 개별 블록을 변경할 일이 적어 제조 공정 의존성이 낮으므로 적용 분야가 확대될 전망이다.

WLP(Wafer level package) 방식은 PCB 기판 없이 웨이퍼 레벨에서 칩과 보드 영역을 직접 접합해 전기적 특성을 높이고, 소형화를 달성하는 패키징 기술이다.

WLP 기술은 RDL 배선이 칩 안쪽으로 형성되는 FI(Fan-In) 방식과 칩의 바깥 영역까지 사용하는 FO(Fan-Out) 방식으로 구분된다. 특히 45nm 이하 공정에서 주로 활용되는 FO 방식은 칩보다 넓은 배선 영역으로 다양한 동종 및 이종 결합이 가능해 FC 및 FI 방식보다 전기적, 열적 특성이 우수하고 소형화가 가능하다.

실리콘 관통 전극(Through-silicon via; TSV) 방식은 2개 이상의 반도체 칩을 적층하기 위해 이를 관통하는(Via Hole) 구조로 전극을 형성하여 패키지를 소형화하는 기술이다. 2.5D 및 3D 같은 입체적 구조로 적층할 수 있어 기존 와이어 본딩이 갖는 I/O 수 제한, 단락 접촉 불량 및 신호 지연 개선이 가능하다.

업계에서 TSV 기술은 단순 미세화에 의존하지 않고, 높아지는 기술적 요구수준에 대항하는 유일한 방법으로 인식되고 있다. 최근에는 수직적 연결뿐만 아니라 인터포저(Interposer)를 활용한 수평적 연결에도 관심이 커지고 있다.

이에 따라 인터포저의 개념도 배선용 RDL 기능 위주의 수동 인터포저(Passive interposer)에서 DC/DC 컨버터, 파워 서플라이, 레귤레이터 등 전원을 포함하는 능동 인터포저(Active interposer)로 확장되고 있다. 이를 통해 기존 PCB나 유기(Organic) 기판의 낮은 전도성과 취약한 방열 특성을 극복하고 있다.

전 세계 파운드리 점유율 1위 기업인 대만의 TSMC는 이 분야에서 가장 앞서가고 있다. 2012년, CoWoS(Chip-on-wafer-on-substrate) 기술을 처음 선보인 TSMC는 최근 5세대 CoWoS 기술을 공표하고, 엔비디아와 AMD의 GPU에 차세대 HBM3 메모리를 집적하는 서비스를 올해 말부터 제공할 방침이다.

◇ 높아지는 패키징 기술의 중요성

패키징 기술은 전통적인 회로 보호와 같은 부수적인 역할에서 탈피해 단순 미세화에 따른 소자 집적화와 성능향상의 기술적 한계를 극복하는 기술로 부상했다.

패키징 기술은 신기술이 기존 기술을 완전히 대체하지 않으며, 기술별로 일부 소재와 공정의 개발을 통해 지속해서 발전하고 있다. 그러나 첨단 패키징 기술의 비중이 점차 높아지고 있는 것 또한 사실이라 IDM, 파운드리 기업과 부품 및 소재 업체들의 참여가 늘면서 기존 OSAT 기업들과 치열한 경쟁이 펼쳐지고 있다.

미국, EU, 중국, 대만, 일본 등 반도체 강국들은 패키징을 비롯한 후공정 기술 확보에 열을 올리고 있다. 2019년 발표한 3D 패키징 기술인 포베로스(FOVEROS)로 유명한 인텔은 우리 돈으로 약 4조 원을 들여 미국 뉴멕시코주에 반도체 후공정 시설을 설립할 예정이며, TSMC는 일본 이바라키현에 패키징 R&D 센터를 설립 중이다. 기존 OSAT 강자인 台 ASE, 美 앰코, 中 JCET 등도 연구에 한창이다.

패키징 기술은 응용 분야에 따라 다양하게 분화되어 있어, 전공정에 비해 시장진입 난이도가 상대적으로 낮은 것으로 알려졌다. 지난 6월, 시장조사업체 욜 디벨롭먼트는 반도체 고급 패키징 시장 매출이 2020년부터 2026년까지 연평균 7.6% 성장해 우리 돈으로 약 44.7조 원에 달할 것으로 내다봤다.

국내 반도체 전체 산업은 메모리 중심으로 구축되어 있어 후공정 산업 또한 메모리 중심이다. 2020년 기준 글로벌 OSAT 25위 안에 포함된 국내 기업은 SFA, 하나마이크론, 네페스 등 3곳이다. 이중 SFA, 하나마이크론은 삼성전자의 외주 물량에 크게 의존하고 있으며, 네페스 정도가 FC, WLP 공정에 투자 중이다.

여러 산업에서 고성능 반도체에 대한 수요가 증가하며 소형화, 고집적화 요구가 커지는 가운데, 예상치 못한 전기적 현상에 따른 전자파 간섭(EMI) 등의 애플리케이션 설계 문제가 불거지고 있다. 이에 따라 국내 패키징 R&D 지원을 위한 검증 인프라 구축 및 시제품 제작 특화 사업 추진을 통한 관련 산업육성이 절실하다.